FPGA

2011年，德国鲁尔大学的两位博士花了3000美元和7个小时成功破解了Mifare DESFire MF3ICD40使用的安全算法，但这个破解在现实生活却没有任何价值，因为一颗RFID芯片的价值只有几分钱，没人傻到去花大钱去破解一个几乎免费的芯片

目前xilinx的Zynq UltraScale+系列MPSoC面市已经快五年了，但是由于其价格居高不下，目前在产品中的应用还是以高端为主，低端比较少见，大部分玩家还是基于各种开发板在玩，本文就给大家介绍介绍各种各样的开发板，最后给大家推荐一款国产的基于Xilinx的Zynq UltraScale+系列开发套件

HDL Verifier 能够让开发 FPGA 和 ASIC 设计的设计验证工程师直接从 Simulink 模型生成 UVM 组件和测试平台，并在支持 UVM 的仿真器（比如来自 Synopsys、Cadence 和 Mentor 的仿真器）中使用这些组件和测试平台

今天上午，FPGA发领头羊赛灵思公司以在线发布形式宣布推出 Versal ACAP 产品组合第三大产品系列—— Versal™ Premium，这款FPGA堪称是史上最强大FPGA，它有高度集成且功耗优化的网络硬核，是业界带宽最高、计算密度最高的自适应平台

最近有朋友问，公众号为什么起名叫网络交换FPGA？今天这篇文章就来回答一下。我们将从网络交换的历史讲起，也正如机器学习也赶上了ASIC工艺发展才引起革命性的变化一样。技术发展的历程中，总有那些看似不相关的技术结合起来，结果导致翻天覆地的变化

关键内容提要：

（1） FPGA IO命名方式；

（2） FPGA的上电时序

今天想和大家一起聊聊FPGA的IO。

金融科技英译为 Fintech， 是 Financial Technology 的缩写，指通过利用各类科技手段创新传统金融行业所提供的产品和服务，提升效率并有效降低运营成本。近年来，众多金融技术公司相继推出基于 FPGA 的产品，在模型计算、高频交易等领域大放异彩。

我们讲的都是xdc文件的方式进行时序约束，Vivado中还提供了两种图形界面的方式，帮我们进行时序约束：时序约束编辑器（Edit Timing Constraints ）和时序约束向导（Constraints Wizard）。两者都可以在综合或实现后的Design中打开。