HDL Verifier 通过 UVM 支持加快 FPGA/ASIC 验证速度 judy / 周四, 12 三月 2020 - 09:47 HDL Verifier 能够让开发 FPGA 和 ASIC 设计的设计验证工程师直接从 Simulink 模型生成 UVM 组件和测试平台，并在支持 UVM 的仿真器（比如来自 Synopsys、Cadence 和 Mentor 的仿真器）中使用这些组件和测试平台 阅读更多 关于 HDL Verifier 通过 UVM 支持加快 FPGA/ASIC 验证速度登录 发表评论
