UltraScale

之前在《一个思路：缩短MultiBoot流程中的回跳 (Fallback) 时间》中，提到过FPGA无法处理升级Image过程中半程掉电的情形。但是仍然陆续有客户咨询这个问题。

以FPGA领域全球排名第一名AMD-Xilinx的UltraScale架构系列产品为例，其内部结构如图所示

在 UltraScale/UltraScale+ 中引入了 RXTX_BITSLICE。该原语用于捕获和接收 XPIO IOB。

FPGA时序优化之Reduce MUXF Mapping

由 judy 提交于周一, 1 四月 2024 - 09:26

今天我们就来看短线拥塞的一种解决方案

由 judy 提交于周二, 12 三月 2024 - 09:33

UltraScale架构的设备在时钟架构上有显著的创新

由 guanxiao_505740 提交于周二, 30 一月 2024 - 09:32

本文为作者对AMD UltraScale FPGA可编程逻辑块的资源和设计方法的学习笔记

本文描述了符合 ITU-T G.987 和 ITU-T G.989 标准的分数突发时钟数据恢复 (BCDR) 电路的实现

VADJ 引脚是 VITA 57.1 FMC 标准的一部分，承载着从载卡到 I/O 夹层模块的可调节电压等级的电源

AMD FPGA自带PCIE硬核，实现了PCIE协议，把串行数据转换为并行的用户数据

本文档旨在提供高性能、低时延的 100 Gb/s 以太网端口，此端口支持广泛的用户自定义和统计数据收集