UltraScale | FPGA 开发圈

UltraScale是赛灵思（Xilinx）公司推出的FPGA（现场可编程门阵列）产品系列，是赛灵思公司在FPGA领域的一项重要技术创新。UltraScale系列采用了先进的制程技术和架构设计，旨在提供更高的性能、更大的逻辑容量、更低的功耗和更高的集成度，以满足不同领域的高性能计算和加速应用需求。

OSERDESE3与ODELAYE3原语

judy 在周日, 01/29/2023 - 09:51 提交

UltraScale 架构的器件包括三种I/O：高性能(HP), 高密度 (HD),和高量程(HR) I/O banks

MMCME4_ADV与PLL4_ADV原语

judy 在周五, 01/13/2023 - 15:34 提交

UltraScale器件中时钟管理模块(CMT)包含mixed-mode clock manager (MMCM) 和phase-locked loops (PLLs)

在UltraScale系列FPGA上实现LVDS 1:7接收视频数据

judy 在周四, 08/18/2022 - 16:22 提交

本文介绍Xilinx® UltraScale FPGA实现LVDS 1:7接收数据解串

让你的兼容代码不同的 FPGA

judy 在周一, 08/08/2022 - 10:19 提交

让我们以一个简单的例子，FIR 滤波器，来看看如何写出能适配不同型号 FPGA 的代码。

UltraScale的LVDS的使用

judy 在周二, 06/21/2022 - 15:41 提交

LVDS是一种低摆幅的差分信号技术，使得信号能在差分PCB线对或平衡电缆上以几百Mbps的速率传输，其低压幅和低电流驱动输出实现了低噪声和低功耗。

UltraScale：PUDC_B 的 BSDL 合规性问题

judy 在周一, 11/01/2021 - 14:40 提交

根据用户指南，要符合预配置 BSDL 文件描述要求，PUDC_B 应该设置为 1。在实际 BSDL 文件中，我只看到了 PROGRAM_B 的合规性：

如何在 Vivado IP 集成器 (IPI) 中使用 UltraScale SEM IP

judy 在周二, 10/26/2021 - 17:24 提交

UltraScale SEM IP 在从 Vivado IP 目录生成和从 IP 集成器目录生成时有一定的差异。这些差异是什么呢？UltraScale SEM 打算如何在 IP 集成器中使用？

浅谈Ultrascale、Ultrascale+ Serdes与7 Series GTX/GTH的区别

judy 在周四, 05/20/2021 - 10:29 提交

在Serdes流行之前，芯片之间的数据传输主要靠低俗串行接口和并行接口，存在诸如传输速率低、占用IO数量多、硬件连接复杂化等弊端。Serdes的出现简化了数据传输接口的硬件设计，大大提升了数据传输的速率和带宽效率。今天我们来聊一聊7 Series、Ultrascale系列GTH与Ultrascale+ GTY的内部区别。