Virtex-6

本应用说明讨论了如何使用新颖的全数字压控晶体振荡器(VCXO)替代技术，利用Virtex-6 FPGA实现锁频的三倍速率直通设计。该设计完全在Virtex®-6 FPGA内部实现。

本文提出了一种在现场可编程门阵列(FPGA)上生成真随机数的新方法，该方法以 多级反馈环形振荡器(MSFRO) 的随机抖动为熵源。在传统环形振荡器的基础上，增加了多级反馈结构，扩大了时钟抖动的范围，提高了时钟采样频率和熵源的随机性。与传统的时钟采样结构不同，我们利用MSFRO产生的时钟抖动信号对FPGA的锁相环(PLL)产生的时钟信号进行采样。

本设计咨询主要面向 7 系列和 Virtex-6 FPGA，其中包含赛灵思针对 2020 年 4 月 15 日发布的一篇有关破解比特流加密的文章的回应，详情将于“USENIX Security 2020”大会上发表

为提高辐射环境中电子系统的可靠性，提出了一种基于SRAM型FPGA的实时容错自修复系统结构和设计方法。该设计方法采用粗粒度三模冗余结构和细粒度三模冗余结构对系统功能模块进行容错设计；将一种细粒度的故障检测单元嵌入到各冗余模块中对各冗余模块进行故障检测；结合动态部分重构技术可在不影响系统正常工作的前提下实现故障模块的在线修复