Vivado仿真器

Vivado 仿真器支持混合语言项目文件及混合语言仿真。 这有助于您在 VHDL 设计中包含 Verilog 模块，反过来也是一样。 本文主要介绍使用 Vivado 仿真器进行混合语言仿真的一些要点。

Vivado 仿真器 中的实时仿真包含以下内容：
<li>波形数据库文件 (WDB)，其中包含所有仿真数据。</li>
<li>波形配置文件 (WCFG)，其中包含与波配置中的对象相关联的顺序和设置。</li>

这两种类型的文件之间有什么区别？它们之间有什么关系？

Vivado 集成设计环境支持将通用验证方法学 (UVM) 应用于Vivado 仿真器。Vivado 提供了预编译的 UVM V1.2 库。请遵循以下步骤创建示例设计测试案例，以便在工程模式下使用 UVM。本文随附了 1 个简单示例，可供您下载解压使用。