Vivado 仿真器支持混合语言项目文件及混合语言仿真。 这有助于您在 VHDL 设计中包含 Verilog 模块，反过来也是一样。
本文主要介绍使用 Vivado 仿真器进行混合语言仿真的一些要点。
仿真过程中混合语言的限制
注意：不支持将整个 VHDL 记录对象连接至 Verilog 对象。 但是，支持类型的 VHDL 记录元件可以连接至兼容的 Verilog 端口。
绑定和搜索规则
当在 VHDL 架构中的 Verilog/SV 模块或 Verilog/SV 模块中实例化 VHDL 组件时，xelab 命令会执行以下任务：
搜索顺序与 xelab 命令行上的库出现的顺序相同。
注意：在使用 Vivado IDE 时，会自动指定库搜索顺序。 用户无需干预，也无法干预。
混合语言组件的实例化
在 VHDL 设计单元中实例化 Verilog 模块：
1. 以相同名称断言 VHDL 组件，并使用与要实例化的 Verilog 模块相同的实例。
2. 使用命名或位置关联来实例化 Verilog 模块。
在 Verilog/SV 设计单元中实例化 VHDL 组件：
要在 Verilog/SV 设计单元中实例化 VHDL 组件，请像 Verilog/SV 模块那样实例化 VHDL 组件。
为确保您正确匹配端口类型，请查看 (UG900) Vivado Design Suite 用户指南：逻辑仿真中的“端口映射”和“支持的端口类型”表
