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瑞苏盈科专栏
我与瑞苏盈科板卡的开发故事

Vivado

Vivado SDK添加函数

由 judy 提交于

在viado SDK的程序开发中会出现以下的问题

出现问题的原因可能是

没有添加对应的头文件
<img src="http://xilinx.eetrend.com/files/2019-01/%E5%8D%9A%E5%AE%A2/100017441-58…; alt="">

解决办法：添加对应的头文件 如上图：添加#include”stdlib.h”

没有添加库函数
<img src="http://xilinx.eetrend.com/files/2019-01/%E5%8D%9A%E5%AE%A2/100017441-58…; alt="">

解决的方法是：

Vivado时序仿真波形的保存与读取

judy /

如何存储关键数据的方法，属于规模测试验证的手段，但对于Verilog的调试过程还不够直观，因为无法确切地了解Verilog代码仿真中各个关联信号是如何作用的。Verilog的确可以像C/C++一样启动调试模式，针对每行代码进行调试。但请注意，由于Verilog是并行执行的，而仿真是采用delta时间逐步并行推进的，采用代码调试较为困难，所以常常需要存储全部或部分仿真数据，这就是波形文件。

在进行FPGA开发的过程中，稍微大一点的项目，进行一次编译综合与布线是非常耗时的，所以在开发的过程中一般采取先进行功能仿真，功能仿真结果正确无误以后再进行综合和布局布线。一般来说，先添加好时钟约束，进行综合与布线时无严重警告，此时如果功能仿真（前仿）仍然正确，那么任务就基本完成了。但如果是一个比较完整的项目开发，应该还需要进行布线后的时延仿真（后仿）。这里，主要介绍如何将前仿和后仿的时序波形图保存以及再次打开上一次的仿真结果。

<strong>相关文件说明</strong>
1. 波形数据库文件（.WDB），其中包含所有的仿真数据。
2. 波形配置文件（.WCFG），其中包含于波形配置文件中的对象相关联的顺序和设置

Vivado使用指南（三）：如何设置Vivado压缩BIT文件

由 judy 提交于

 在调试Vivado 过程中，由于生成的BIT文件过大，而我使用的FLASH又是32MBIT的，出现了FLASH过小，无法烧录的情况。网上搜索到的方法都是说“generate progamming file下会有一个属性，进去了在-g compress后面打勾”，但是我使用的是VIVADO2017.2,该版本根本找不到这个选项。于是只能自己慢慢摸索，终于，找到了两种方法

Vivado使用指南（二）：如何使用Vivado在线逻辑分析仪

由 judy 提交于

一、在想要抓取的信号之前添加(* mark_debug = "true" *)、保存、编译。如：
<center><img src="http://xilinx.eetrend.com/files-eetrend-xilinx/blog/201812/13997-41409-…; alt=""></center>

二、编译完成之后点击set up debug。
<center><img src="http://xilinx.eetrend.com/files-eetrend-xilinx/blog/201812/13997-41410-…; alt=""></center>

利用Vivado学习Verilog之 UG901

judy /

<font color="#FF8000">作者：小鱼，Xilinx学术合作</font>

<strong>一.概述</strong>

在文章《Verilog HDL入门思路梳理》我们说过应该如何去学习Verilog HDL描述。然而第一步，我们需要知道Verilog有哪些语法，它是否可以综合，可以用这个语法来描述什么逻辑功能电路呢？

其实Xilinx已经贴心地准备好了答案，还给你准备了一堆参考实例。

<strong>二. Verilog行为级描述</strong>
资料名称“Vivado Design Suite User Guide - Synthesis - UG901 (v2018.2) June 6, 2018”。（注：大家可以在Xilinx官网，或者安装DocNav(Xilinx Documentation Navigator) 并在这里面找到这份资料。）

Vivado SPI Flash程序下载疑问解答

judy /

由于Vivado下载程序步骤和ISE有较大差异，特此写此文章，希望对大家有所帮助。

1，下载文件生成
在.bit文件生成后，在TCL中输入
write_cfgmem -format mcs -interface spix4 -size 16 -loadbit "up 0x0 F:/Git/XGA/Display_HDMI/Display.runs/impl_2/Display.bit" -file FPGA_TOP.mcs

spix4为模式设置。
-size 16为Flash大小，单位Byte。
即可得到FPGA_TOP.mcs和FPGA_TOP.prm两个文件，后边需要用到这两个文件。

Vivado如何清理工程并保证不缺失必要文件

judy /

<font color="#FF8000">作者：材哥，玩儿转FPGA</font>

<strong>前言</strong>
vivado和ISE的使用差别很大，Vivado是专门针对7系列和以后系列的FPGA/AP SOC进行高效设计的工具，特别是最近提出的UltraFast设计方法，能够极大地提高开发效率。ISE在支持老版本器件的基础上，目前也支持7系列/ZYNQ的设计，但是效率不能和Vivado相比。关于vivado的基本使用这里不多说，主要把一些问题点整理成“错题集”，把一些小技巧进行归纳。

Vivado FIR滤波器设计与仿真（二）

匿名 (未验证) /

在Vivado FIR滤波器设计与仿真（一）中产生了两路正弦信号，频率分别为4MHz和5MHz,今天要进行FIR滤波器设计，在进行滤波器设计之前，需要对滤波器的参数进行设置，需要借助MATLAB软件或者Filter Solutions软件，这次使用Filter Solutions来进行参数设定。

关于Filter Solutions软件的使用，这里有一篇博客比较详细的介绍了它的用法，可以作为参考:
<a href="https://blog.csdn.net/rs_network/article/details/6589546&quot; rel="nofollow" target="_blank">Filter Solutions之滤波器设计</a>

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