Vivado

Vivado 是赛灵思（Xilinx）公司推出的一款综合性的设计工具套件，用于 FPGA（现场可编程门阵列）和 SoC（系统级芯片）的设计、开发和验证。它提供了一系列功能强大的工具，帮助工程师在各种应用领域中实现高性能、低功耗的硬件设计。

Vivado使用技巧（13）——CSV文件定义IO Ports

judy 在 周四, 08/23/2018 - 16:48 提交

定义I/O Ports信息
每个完整的FPGA设计必然包含I/O Ports定义与配置环节。I/O Ports包含了FPGA内部信号、管脚、PCB之间的连接关系。常用的设计方法有两种：

Vivado使用技巧（12）——设置DCI与内部参考电压

judy 在 周二, 08/21/2018 - 09:35 提交

DCI与内部参考电压

Vivado及Zynq使用经验

judy 在 周一, 08/20/2018 - 09:41 提交

1.添加debug核的合理方法是在源代码中添加(*mark_debug="true"*),综合后，打开综合结果，set debug内这些标记的信号全部在网标内，不会被优化掉。如果不在代码里加这些标记，直接在综合结果里添加net，很多感兴趣的信号会被优化掉，且残缺不全。

Vivado报告指定路径时序

judy 在 周四, 08/16/2018 - 14:49 提交

Vivado运行Report Timing Summary时，只显示各个子项目最差的十条路径，很可能并不包含你最关心的路近，这个时候显示指定路径的时序报告就显得很重要了，下面就简单介绍一下Vivado下显示指定路径时序报告的流程。

1.打开布局布线后的结果

Vivado常见问题集锦

judy 在 周五, 08/10/2018 - 16:43 提交

作者：NingHeChuan（宁河川）

Xilinx Vivado 硬件诊断（ ila和vio的使用）

judy 在 周五, 08/03/2018 - 15:55 提交

作者：OpenS_Lee

1背景知识

在我们的FPGA设计项目中，硬件的诊断和校验可能会占去超过30%—40%的FPGA开发时间，FPGA的debug也是FPGA设计中重要的一环。掌握并灵活运用FPGA设计工具的debug功能也是加快FPGA设计的关键。

按小时计费的 Vivado 许可证来了！

demi 在 周一, 07/30/2018 - 11:01 提交

重磅消息