技术
逻辑电平之差分互连AC耦合电容（7）
本篇主要介绍逻辑互连中的AC耦合电容。
1、AC耦合电容的作用
<li>source和sink端DC level不同，用来隔直流；</li>
<li>信号传输时可能会串扰进去直流分量，所以隔直流使信号眼图更好。</li>
2、AC耦合电容的位置及大小
一般AC耦合电容的位置和容值大小都是由信号的协议或者芯片供应商去提供，对于不同信号和不同芯片，其位置和容值大小都是不一样的。比如PCIE信号要求AC耦合电容靠近通道的发送端，SATA信号要求AC耦合电容靠近连接器处，对于10GBASE-KR信号要求AC耦合电容靠近信号通道的接收端。
一般放在接收端，其原因如下：
监控FPGA内部温度和电压，你造吗?
FPGA设计的时候，我们需要考虑功耗，功耗自然与温度相关，还需要考虑电源供电电压的稳定性以满足高低温的环境，有没有考虑过，怎么监控FPGA内部的温度和电压变化情况，这对项目的优化和评估用处很大
逻辑电平之差分互连（6-2）
本篇主要介绍LVDS、CML、LVPECL三种最常用的差分逻辑电平之间的互连。
下面详细介绍第二部分：不同逻辑电平之间的互连。
1、LVPECL的互连
1.1、LVPECL到CML的连接
一般情况下，两种不同直流电平的信号（即输出信号的直流电平与输入需求的直流电平相差比较大），比较提倡使用AC耦合，这样输出的直流电平与输入的直流电平独立。
嵌入式中通讯协议的设计
<font color="#FF8000">作者：许雪松 ，硬件十万个为什么</font>
公司里做项目，嵌入式系统大大小小，到处都是。因为都是一个系统里的，所以都需要通讯，既然通讯就涉及到协议问题。
谈及协议，很多工程师觉得协议的设计相对简单，主要是报文的设计。大多数时候，协议的应用场景简单，没有复杂的交互。这么做的确也是没什么太大的问题。然而，就是这么简单的场景，仍有一些协议会在实际中发生意想不到的问题。归根结蒂，还是没有把握协议涉及的规律。下面我们简单的聊聊协议设计的规律。
协议设计中面临的问题：
1.设计者大多数情况下，从应用出发，仅仅考虑了基本需求的满足，没有考虑扩展需求的满足；
逻辑电平之差分互连（6-1）
本篇主要介绍LVDS、CML、LVPECL三种最常用的差分逻辑电平之间的互连。由于篇幅比较长，分为两部分：第一部分是同种逻辑电平之间的互连，第二部分是不同种逻辑电平之间的互连。
下面详细介绍第一部分：同种逻辑电平之间的互连。
CANOpen 协议简要说明
CANopen是一种架构在控制局域网路（Controller Area Network, CAN）上的高层通讯协定，包括通讯子协定及设备子协定常在嵌入式系统中使用，也是工业控制常用到的一种现场总线。CANopen 实现了OSI模型中的网络层以上（包括网络层）的协定。CANopen 标准包括寻址方案、数个小的通讯子协定及由设备子协定所定义的应用层。 CANopen 支援网络管理、设备监控及节点间的通讯，其中包括一个简易的传输层，可处理资料的分段传送及其组合。一般而言数据链结层及物理层会用CAN来实作。除了 CANopen 外，也有其他的通讯协定（如EtherCAT）实作 CANopen 的设备子协定。
PYNQ上手笔记（1） ——启动Pynq
<font color="#FF8000">作者：Mculover666</font>
今天刚刚到手一块PYNQ-Z2，确认过眼神，是我想要的板子，话不多说，开干。
<center><img src="http://xilinx.eetrend.com/files-eetrend-xilinx/article/201812/13964-411…; alt=""></center>
PYNQ在ZCU102上的移植
在goggle上搜zcu102 pynq可以找到一些移植方法的信息
0. Prebuilt
<a href="https://download.csdn.net/download/vacajk/10823609" rel="nofollow" target="_blank">PYNQ移植ZCU102编译好的固件</a>
ZYNQ+Vivado2015.2系列（八）ARM+FPGA的优势，PS控制PL产生需要的PWM波（基于AXI总线）
上一节我们观察了AXI总线的信号，了解了基于AXI总线读写的时序，这一节我们继续探索基于AXI总线的设计，来看一看ZYNQ系列开发板的独特优势，PS可以控制PL产生定制化的行为，而不需要去动硬件代码。
这次实验是产生频率和占空比可调的PWM（Pulse Width Modulation）信号，调用8次，产生8路PWM波，并用这些信号去控制8路LED灯，观察实验效果。后面会做一个比较。
用的板子是zc702。
新建一个工程，命名为PWM_AXI_Lite
创建基于AXI总线的PWM波IP
IP设计为一个寄存器负责控制频率，一个寄存器负责控制占空比。
Vivado IP核调用
在开发PL时一般都会用到分频或倍频，对晶振产生的时钟进行分频或倍频处理，产生系统时钟和复位信号，下面就介绍一下在vivado2017.3中进行PL开发时调用IP的方法。
首先打开vivado2017.3新建一个RTL项目。
Xilinx FPGA的片上存储资源
<strong>一. 概述</strong>
Xilinx FPGA有三种可以用来做片上存储（RAM,ROM等等）的资源，第一个就是Flip Flop；第二种就是SLICEM里面LUT；第三种就是Block RAMs资源。
逻辑电平之单端互连（5）
本篇主要介绍TTL/CMOS电平的互连、OC/OD的互连，其余单端逻辑电平的互连可参考相关器件规范、电平规范。
1、TTL/CMOS互连
常用的TTL和CMOS电平主要是5V TTL、5V CMOS、3.3VTTL、3.3V CMOS、3.3V/5V Tol（输入时3.3V逻辑电平，但是可以接受5V的信号输入）等，随着处理器电压越来越低，现在1.8V CMOS等低电压的逻辑电平也越来越普及了。
【视频】在支持 SDAccel 及 RTL 内核的 AWS F2 上进行开发—— 第 2 部分
本培训视频介绍了 AWS F1 硬件平台的技术规格。观看此视频，以了解 AWS FPGA 中的各个区域，了解AWS F1 Shell 并查看重要的性能注意事项。
<iframe src='//players.brightcove.net/17209957001/SywTPUVC_default/index.html?videoId=5583255356001' allowfullscreen frameborder=0 width="600" height="338"></iframe>
ZYNQ+Vivado2015.2系列（七）软硬件联合Debug观察AXI总线读、写时各信号的时序
前面一节我们学会了创建基于AXI总线的IP，但是对于AXI协议各信号的时序还不太了解。这个实验就是通过SDK和Vivado联合调试观察AXI总线的信号。由于我们创建的接口是基于AXI_Lite协议的，所以我们实际观察到是AXI_Lite协议的信号时序。
具体做法是创建一个基于AXI总线的加法器模块，在Vivado里将AXI总线添加到debug信号里，实际上是用逻辑分析仪探测信号，在SDK端通过debug方式依次写入两个加数，由PL计算出和，我们读出这个和打印到串口，这样AXI总线的读和写就都能观察到了。
板子使用的是zc702。
在观察信号之前我们有必要简单了解AXI是个什么：
逻辑电平之常见差分逻辑电平（4）
本篇主要介绍常用的差分逻辑电平，包括LVDS、xECL、CML、HCSL/LPHCSL、TMDS等。
1、LVDS电平
LVDS器件是近年来National Semiconductor公司发展的一种高速传输芯片，它的传输机制是把TTL逻辑电平转换成低电压差分信号，以便于高速传输。与传统的ECL逻辑相比，它采用CMOS工艺，它的电压摆幅更低，只有400mV，ECL为800mV，动态功耗更小，（输出电流3~5mA）只有ECL电路的1/7(相同的数据传输量)，低EMI，价格更低，因而具有很大的优势，从97-98年首先在欧洲开始得到应用。
ANSI/TIA/EIA-644是由TR30.2制定的，这个标准定义了收发器的输入输出阻抗，但是这仅仅是一个电气特性标准。其并不包括功能性和协议规格，完全是应用独立的。
逻辑电平之CMOS Latch up（3）
<font color="#FF8000">作者：XCZ，来源：硬件助手微信公众号</font>
本篇主要针对CMOS电平，详细介绍一下CMOS的闩锁效应。
<strong>1、Latch up</strong>
闩锁效应是指CMOS电路中固有的寄生可控硅结构（双极晶体管）被触发导通，在电源和地之间存在一个低阻抗大电流通路，导致电路无法正常工作，甚至烧毁电路。
<li>Latch up是指CMOS晶片中，在电源VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路，它的存在会使VDD和GND之间产生大电流；</li>
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