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本文主要介绍Xilinx FPGA的配置模式，主要包括Master/Slave模式，Serial/SelectMAP模式，JTAG模式等。其中7系列只有Logic部分，其配置相关功能引脚全部连接到FPGA端的特定bank上；Zynq 7000系列既有PL部分，也有PS部分，其JTAG从PL侧引出，其余配置相关引脚全部从PS侧引出

Python是一门简单易学的编程语言，语法简洁而清晰，并且拥有丰富和强大的类库。与其它大多数程序设计语言使用大括号不一样 ，它使用缩进来定义语句块。在平时的工作中，Python开发者很容易犯一些小错误，这些错误都很容易避免，本文总结了Python开发者最容易犯的10个错误，一起来看下，不知你中枪了没有。

Python 是一门用途广泛、易读、而且容易入门的编程语言。但同时 python 语法也允许我们做一些很奇怪的事情。

当我和人们谈起FPGA时，我听到很多人说：“我不知道它们的工作原理”、“它们太复杂了”、“我无法用C语言编程”。我不希望看到这样一种神奇的器件遭受如此冷遇，因此下面我将尝试解答一些常见问题

该系列文章介绍MIPI系列规范。本篇为第一篇，主要介绍MIPI Alliance及其推出的一系列规范，以及相关的一些应用，以便对MIPI有一个全面的了解。后续会针对每一个部分进行详细介绍。

<strong>1、MIPI Overview</strong>

MIPI Alliance，即移动产业处理器接口（Mobile Industry Processor Interface 简称MIPI）联盟。MIPI是MIPI联盟发起的为移动应用处理器制定的开放标准和一个规范。

MIPI联盟是一个开放的会员制组织。2003年7月，由美国德州仪器（TI）、意法半导体（ST）、英国ARM和芬兰诺基亚（Nokia）4家公司共同成立。MIPI联盟旨在推进手机应用处理器接口的标准化。

DDS直接数字式频率合成器（Direct Digital Synthesizer）。本文实现一个具有可以频率可调、相位可调的正余弦、方波、三角波的DDS。

内核重置应该保持断言状态，直到相关时钟稳定为止。在从重置中取出以太网 IP 核之前，它必须具有稳定的频率而且没有故障。 这适用于 SerDes 时钟和 IP 核时钟。 如果在一个时钟中检测到后续不稳定性，就必须重置 100G 以太网 IP 核。

很多使用ZCU106/104开发板的小伙伴，发现在官网上可以找到包括IPI，MIG，PCIe等参考设计，但是如何把VCU用起来的流程设计，Target Reference Design（以下简称TRD）不知道哪里去下，那么最新版本的TRD去哪里获得呢？

为了复用现有的MATLAB®代码，LabVIEW Communications System Design Suite (LabVIEW Comms) 新增了MATLAB专用接口的功能。无线原型的开发者可使用已有的MATLAB函数或脚本，将其连接至LabVIEW Comms在Windows处理器上运行的代码部分

vivado自带很多命令帮助编译器更好的实现设计者的想法，用得好会变成开发利器。比如，max_fanout命令，本身是用来约束扇出，减少布线拥塞的常用命令。然而很多读者向我反映，使用这个命令之后发现没有任何事情发生，完全没有任何效果。这里我就带大家理一理这个命令的使用方法

本篇主要介绍Xilinx FPGA PL侧的IO资源，目前主要包括HP、HR、HD三种类型，不同架构、不同封装的FPGA，包含的IO资源种类和数量均不一样，在连接外设时一定要注意，比如3.3V逻辑电平就不能直接连接到HP bank上，其VCCO的电源电压也不能直接接3.3V

电磁频谱是战争领域中争议越来越大的话题。 电子对抗措施日益复杂，探测第五代战斗机变得更加困难，大多数世界主要大国正大力投资到网络战技术，以便未来成为这一领域的主导者。 此外，随着蜂窝电话供应商开始推出5G，汽车制造商推动V2X通信，以及物联网将无线连接推向无数设备，频谱的商业用途呈指数级扩展。

这种演变为设计和测试情报、监视和侦察（ISR）系统的科学家和工程师带来了新的挑战。 但这些挑战也为创新提供了机会，因为这要求工程师使用更具成本效益和时间效益的方法开发日益复杂的系统。

然而，支持这些复杂系统的基础技术也在不断发展来应对这些挑战。 作为雷达设计和测试仪器和设备的厂商，NI认为以下四大创新将在未来几年内对雷达技术产生最大的影响。

本篇主要介绍UFS的架构、系统模型、信号定义（包括eUFS和UFS Card）等，以对UFS接口有个粗略的了解。下一篇将针对电源、复位、时钟等部分进行详细介绍。

1、冒泡排序
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本文主要介绍Zynq UltraScale + MPSoC系列芯片的USB3.0/2.0接口硬件设计。

无线工程师经常希望使用无线信号实现从概念到原型。诸如USRP（通用软件无线电外设）设备的软件无线电（SDR）提供了满足该需求的灵活解决方案

如何存储关键数据的方法，属于规模测试验证的手段，但对于Verilog的调试过程还不够直观，因为无法确切地了解Verilog代码仿真中各个关联信号是如何作用的。Verilog的确可以像C/C++一样启动调试模式，针对每行代码进行调试。但请注意，由于Verilog是并行执行的，而仿真是采用delta时间逐步并行推进的，采用代码调试较为困难，所以常常需要存储全部或部分仿真数据，这就是波形文件。

在2010年4月硅谷举行的嵌入式系统大会上，赛灵思发布了可扩展处理平台的架构详情，这款基于无处不在的ARM处理器的SoC可满足复杂嵌入式系统的高性能、低功耗和多核处理能力要求

本文为在FPGA中支持DSR协议的路由表项管理功能，设计一种基于有限状态机[8]的实现方法。本文的设计中，状态机包含一个初始状态和3个功能状态。有限状态机的3个功能状态一起联合实现路由存储、路由查找、路由删除的功能。有限状态机使得硬件代码符合时序电路的风格

本设计咨询主要介绍一个错误的时钟偏移计算导致错误时序收敛的问题。