技术

1. 打开vivado2017.4，在出现的对话框中选择创建一个工程，如图所示。这一步是为了创建一个ZYNQ的工程。2. 点击创建工程后，出现对话框如图所示，然后点击对话框中的下一步。这一步表示这是一个创建工程的向导，通过该向导去新建一个工程。3，此时会出现一个对话框如图所示，这一步给工程命名，并且确定工程的保存路径

在Vivado Design Suite中，Vivado综合能够合成多种类型的属性。在大多数情况下，这些属性具有相同的语法和相同的行为。

•如果Vivado综合支持该属性，它将使用该属性，并创建反映已使用属性的逻辑。

•如果工具无法识别指定的属性，则Vivado综合会将属性及其值传递给生成的网表。

本文主要讲解 Python 的 5 种高级特征，以及它们的用法。

数字电路中，电路通过复位来启动，复位犹如数字电路的“起搏器”，主要有下面三种方式

Modelsim代码覆盖率功能Code coverage，能报告出statement（语句）、branch（分支）、condition（条件）、expression（表达）、toggle（信号翻转）、fsm（有限状态机）等多种覆盖率情况

在本文中，我们将研究从数据集中选择特征的不同方法;同时通过使用Python中Scikit-learn (sklearn)库实现讨论了特征选择算法的类型

直方图统计在图像增强和目标检测领域有重要应用，比如直方图均衡，梯度直方图。直方图的不同种类和统计方法请见之前的文章。本章就是用FPGA来进行直方图的计算，并且利用FPGA的特性对计算过程进行加速。安排如下

xilinx7系列FPGA主要包括：Spartan®-7、Artix®-7、Kintex®-7、Virtex®-7。其性能/密度/价格也随着系列的不同而提升。Spartan7系列是7系列中的屌丝青年，拥有最低的价格、最低的功耗、最小的尺寸以及最低的设计难度，一些低端应用中极为合适。

在这篇文章中，我们首先对一个典型的循环神经网络模型的核心部分进行快速浏览。然后我们将设置问题陈述，最后我们将从零开始用Python构建一个循环神经网络模型解决这些问题陈述。

观看本视频，了解赛灵思 Model Composer 2018.3 版本中的重要更新。Model Composer 是一个利用 Vivado 高层次综合技术的 MathWorks Simulink 附加工具。视频将介绍包括控制设计吞吐量、在仿真过程中调试导入的 C/C++ 函数、以及如何使用自带的入门示例等内容。

Xilinx Zynq SoC提供了一个新的系统设计能力。本课程给经验丰富的系统架构师提供了如何在一颗芯片中架构一个Zynq SoC系统。主要介绍ARM® Cortex™-A9 processor-based处理系统和集成的可编程逻辑资源，可供系统设计师成功而有效的利用

Vivado® Design Suite 提供两种方法可加速产品上市进程，提高工作效率。可构建 Vivado 布局布线。在任何设计阶段处理任何类型的 ECO 问题，并可加快运行时间，确保时序收敛进程。

<font color="#FF8000">作者：张浩 ，来源：FPGA技术联盟</font>

10. case，casez，casex语句

Verilog定义了case，casez和casex语句，用于做多种情况下的选择语句。

reg [1:0] sel;

reg [2:0] result;

always @(*)

case(sel)

2’b00: result = 3’d0;

2’b01: result = 3’d1;

2’b10: result = 3’d2;

首先告诉大家，我们所说的“路径”的是后者——trajectory。我们看一下这两种“路径”在机械臂的世界里有什么区别。

在接触Verilog 语法参考手册的时候，我们发现其提供了一组非常丰富的功能来描述硬件。所以大家往往会疑惑那些Verilog语句是可综合的，那些是只能用于写Testbench的，其实，参考手册中只有一小部分语句是可综合的，但是这一小部分可综合的语法确是我们应用最为频繁的

Python简单易学，但又博大精深。许多人号称精通Python，却不会写Pythonic的代码，对很多常用包的使用也并不熟悉。学海无涯，我们先来了解一些Python中最基本的内容。

【干货分享】Get到这些小技巧，FPGA设计将提高一个台阶

JESD204B是一种新型的基于高速SERDES的ADC/DAC数据传输接口。随着ADC/DAC采样速率的不断提高，数据的吞吐量也越来越大，对于500MSPS以上的ADC/DAC，动辄就是几十个G的数据吞吐率，而采用传统的CMOS和LVDS已经很难满足设计要求，这个时候，JESD204B应运而生。现在各大厂商的高速ADC/DAC上基本都采用了这种接口

今天发布一个Vivado 下固化 FLASH的压缩和提高加载速度的技巧和方法。这个方法对于需要快速加载程序的场合特别有用比如PCIE 需要满足200MS的加载时间才能实现上电后系统能够识别到开发板。

7 Series FPGAs MultiBoot功能指让FPGA从2个或者多个BIT文件中加载一个BIT文件运行程序，所以它的2个主要应用如下：

1. 更新新的BIT时，当更新失败或BIT出错会返回使用之前好的BIT运行程序；

2. 在多个已知好的BIT之间，通过外部触发来切换加载的BIT实现不同功能。