技术

在这个项目中，我将创建一款用于智能办公室移动办公布局的应用。我将使用 Ultra96-V2 演示 Vitis AI 模型库和面向 PYNQ 的 DPU IP 核的编译流程。

如何在 Vivado Design Suite 中定义 Verilog Macro？

Vitis™ 视频分析 SDK 旨在 Xilinx 目标平台或您自己的平台上构建和部署支持人工智能功能的智能视频分析解决方案的完整软件堆栈。

BittWare的Loopback例子演示了几件事。如何在设计中充分使用赛灵思CMAC。这包括根据DAC电缆长度设置Serdes传输预加重值。它还包括配置可选的AN/LT功能和处理从活动QSFP收发器接收的中断。

分享面试中经常遇到的5个FPGA基本概念

《UltraFast 设计方法时序收敛快捷参考指南》提供了以下分步骤流程， 用于根据《UltraFast设计方法指南》（ UG949 ）中的建议快速完成时序收敛：

IEEE 1588 是一个精密时间协议 (PTP)，用于同步计算机网络中的时钟。在局域网中，它能将时钟精确度控制在亚微秒范围内，使其适于测量和控制系统。IEEE 1588 标准为时钟分配定义了一个主从式架构，由一个或多个网段及一个或多个时钟组成。TSN 网络中时间同步协议使用 IEEE 802.1AS 协议，它基于IEEE 1588 协议进行精简和修改，也称为 gPTP 协议。

根据用户指南，要符合预配置 BSDL 文件描述要求，PUDC_B 应该设置为 1。在实际 BSDL 文件中，我只看到了 PROGRAM_B 的合规性：

本答复记录将介绍在 Vivado 2016.4 - 2017.2 工具中，在 PetaLinux 和独立操作系统下如何使用 MPSoC 器件运行 USB2.0 标准接口。

Kria KV260 超长干货之开箱指南

本文介绍了使用16通道发射(16Tx)和16通道接收(16Rx)子数组的实验结果，其中所有发射和接收信道都使用数字转换器集成电路(IC)中的强化型DSP模块来校准。与其它架构相比，这个多信道系统在尺寸、重量和功率上都更有优势。相对于该系统的FPGA资源利用率后可发现，强化型DSP模块可为多信道平台的设计人员解决重要挑战。

近年来，“工业互联网”技术在能源电力行业得到了长足发展。随着能源互联网信息一体化、电力市场售电改革、新能源微电网与储能、智能配电终端、能源四表集抄网络、电力智能巡检等概念与政策的陆续推出，能源电力行业在基于“工业互联网”的核心指导方向下，对嵌入式解决方案在上述背景下的创新应用与升级换代的需求日益旺盛。

如果 Xilinx USB/Digilent 线缆驱动器在安装 Vivado 设计套件时还没有安装，或者 Xilinx USB/Digilent 线缆驱动器被禁用，在不全面重新安装 Vivado 的情况下，是否能够重新安装该驱动器？

公众号文章《业界第一个真正意义上开源100 Gbps NIC Corundum介绍》和《揭秘：普通电脑换上Xilinx Alveo U50 100G网卡传文件会有多快？》发出后，得到了很多粉丝的关注，大家纷纷留言询问重现开源工程的详细过程。团队李钊同学详细写了一下具体的实现步骤

Vivado 仿真器支持混合语言项目文件及混合语言仿真。 这有助于您在 VHDL 设计中包含 Verilog 模块，反过来也是一样。 本文主要介绍使用 Vivado 仿真器进行混合语言仿真的一些要点。

Vivado 仿真器 中的实时仿真包含以下内容：
<li>波形数据库文件 (WDB)，其中包含所有仿真数据。</li>
<li>波形配置文件 (WCFG)，其中包含与波配置中的对象相关联的顺序和设置。</li>

这两种类型的文件之间有什么区别？它们之间有什么关系？

在 Windows 下，我喜欢在批处理模式下运行 Vivado 仿真器。 我创建了仿真批文件 (.bat) ，包含以下命令。当我运行批文件，执行第一条命令后脚本中止。如何正确在批模式下运行 Vivado 仿真器？

FPGA 能够自适应生成定制计算架构，以前所未有的灵活性、更短的设计周期、更低的开发成本，助力各类机器人应用。机器人是一种复合系统，它由感知周边环境的传感器、根据感知采取行动的致动器和负责处理数据的计算构成，从而对其应用做出连贯一致的响应。在很大程度上，机器人技术是一种系统集成的艺术，在软件和硬件方面皆是如此。

在SelectIO简介连载一中介绍了其架构，本章会继续介绍如何使用其gearbox功能来实现不同的比率的串并转换功能。7 Series FPGA中LVDS使用了ISERDESE2，SDR Rate可设为2,3,4,5,6,7,8。DDR Rate可设为4,6,8,10,14。

在FPGA开发中，我们经常遇到因为管脚忘记约束，导致最后生成bit的时候报错。像上面这个图中，由于在约束中忘记指定mdc和mdio的电平，再经过了长时间的综合和实现后，最后的Generate Bitstream报错了。这种情况下，如何才能不重新Implementation的情况下生成bit呢？