技术

在Vivado或其他综合工具（如Synplify）上，综合阶段需要添加什么约束呢？

本篇博文提供了一个示例，用于演示如何使用 Python 脚本调试赛灵思 PCIe 设计。此处提供的技巧可应用于所有设计，而非仅供 PCIe 专用。

请问下截图所示的是不是指内核所需要使用的硬件资源比例？ 遇到下面的报错时，该如何排查和避免问题呢？

本文将介绍 Xilinx 提供的灵活系统级模块 (SOM) 解决方案，开发人员能用它来快速实现边缘部署的智能摄像头解决方案。

当试图在Vitis HLS工具中编写高效的C++时，你需要谨慎使用模数运算符。这是因为C = A % B等同于C = A - B * (A / B)。换句话说，模运算符在功能上等同于三种操作

我们一直推荐用户在FPGA板卡硬件调试中使用IBERT测试transceiver，以便于排除电源、参考时钟和连接介质的问题，确保transceiver可以正常进行用户需要的高速串行设计调试。

在PetaLinux 2020.1时分享了在PetaLinux里为模块创建补丁。现在使用PetaLinux 2021.2， 发现类似命令会报告错误。

我需要将文件安全地发送给 Xilinx 工程师。 如何使用 EZmove 将文件发送给 Xilinx 工程师？

Xilinx HDMI 1.4/2.0 TX的解决方案是由HDMI 1.4/2.0 Transmitter Subsystem IP作为MAC和Video PHY Controller IP作为PHY组成, 在板上, 还有SN65DP159被用作TMDS level shifter

目前在X86机箱里插VCK190测试。X86、PCIe Host、Host都是指X86运行的Linux环境。Versal、Endpoint、A72都是指A72运行的Linux环境。Endpoint有时使用EP来简化。

Xilinx HDMI 1.4/2.0 RX的解决方案是由HDMI 1.4/2.0 Receiver Subsystem IP作为MAC和Video PHY Controller IP作为PHY组成，在板上，由外部电阻来实现TMDS level shifter，还有TMDS181作为retimer

如何实现浮点累加的PIPELINE II=1？

如果我需要修改HLS生成的RTL代码来验证一些问题，我该怎么做？

PetaLinu小技巧6则

我想在HLS之外通过命令行使用工具生成的文件来重现C/RTL协同仿真的结果。我应该使用什么文件？我怎样才能调用仿真？

MPSOC作为ZYNQ 7000的升级版，在接口方面其性能也大大增强；在一些高速数据采集的场合PS-GTR的PCIE Root Complex功能可以方便地外接WiFi模组、NVME等外设，进行数据的传输和保存

为什么Vitis HLS中的浮点累加器的精度与IEEE单精度浮点累加器不同？

本文以MRMAC IP为例，并在以太网IP的GT配置那页，选择GTM和156.25MHz时钟。

为了推断UltraRAM，你需要在所需的内部阵列上使用一个资源指令。

Vitis视觉库是一个FPGA加速视觉功能的集合，类似于OpenCV中的功能。虽然这些内核的实现并不依赖于OpenCV，但许多视觉库的功能都提供了示例设计测试平台，使用OpenCV来演示加速内核的功能。