技术

在某些应用中，必须在允许 GTIS 背景校准使用训练信号收敛后冻结 ADC 校准。

在Petalinux创建的应用程序模板，只支持编译一个C文件。使用下面的文件，可以编译目录下的所有C、C++文件。

云原生网络功能 (CNF) 是实现网络功能的云原生应用程序。CNF 由一个或多个微服务组成，使用云原生原则开发，包括不可变基础设施、声明性 API 和“可重复部署过程”。

Vivado支持工程模式（ProjectBased Mode）和非工程模式（NoneProject Mode）两种，且都能通过Tcl脚本批处理运行。目前，更多的人使用的是工程模式，今天我们就基于工程模式介绍几个Tcl命令的使用方法。

在Vivado里，可以从Block Design导出TCL脚本，保存工程。之后可以从TCL脚本恢复工程。

本文以MRMAC IP为例，并在以太网IP的GT配置那页，选择GTM和156.25MHz时钟。

AMD-赛灵思 AI 团队的论文能在激烈竞争中突出重围，其中一定蕴含着独特的创新与价值。我们与论文第一作者、AMD-赛灵思 AI 团队算法工程师王莉深度对话，为大家带来这份独家的论文解析。

下是来自Xilinx的Spartan-7 2、Artix-7、Kintex-7 1和Virtex-7系列FPGA的零件编号信息，该信息有助于订购正确的零件。

Abaco Systems 基于AMD-赛灵思抽象 Shell 设计流程推出硬件开发套件（ HDK ），将 DFX 技术推向更高水平，使其可以向最终客户交付预编译且时序收敛的 Shell，从而助力其促进协作、提高编译效率、降低许可成本。

训练好的模型在部署过程中的Vitis AI转换过程要经过优化、量化和编译等步骤。尤其是量化，可以通过三种不同的方式实现。

从傅里叶变换到小波变换，并不是一个抽象的东西，完全可以讲得很形象。小波变换有着明确的物理意义，如果我们从它的提出时所面对的问题看起，可以整理出非常清晰的思路

本文将指导用户，如何使用第二种方式产生的例子工程，添加自己的数据激励，用于完成自己所需要的仿真验证

所有工具和参考设计使用2021.2。编译和测试X86主机（Host）的操作系统是CentOS 7.9.2009。测试的单板是VCK190，测试的是CPM QDMA。

提供给7系列FPGA收发器中PLL的参考时钟的质量可以极大地影响发送抖动和接收抖动容限的性能。参考时钟的抖动或相位噪声在决定这种性能方面起着重要作用--相位噪声是首选的规范方法

所有工具和参考设计使用2021.2。X86编译主机的操作系统是Ubuntu 18.04.6 LTS。

ZCU104 开发板基于Xilinx 公司Zynq UltraScale +XCZU7EV-2FFVC1156 MPSoC器件设计，支持嵌入式视觉使用案例的许多常见外设及接口

在Ubuntu 18.04下使用Vivado Jtag加载FPGA，发现找不到器件。

在解答相关问题的时候有碰到过cl_invalid_work_group_size的错误，然后通过报错信息在XRT

我们常说一句话：工欲善其事，必先利其器。作为一名FPGA工程师，我们的任务就是把某些特定的逻辑行为雕刻到FPGA芯片上，通过设计逻辑电路达到预期目的。

以前为ARM64编译软件包，直接在Makefile里指定交叉编译器、sysroot的路径，就能成功编译。