技术
本文介绍两种LVDS数传接口：GMSL和FPD Link，这两种接口在汽车视频传输方面的应用是比较广泛的，尤其是Camera和处理器之间的链路，通过STP或者同轴电缆能使整个链路达到15m。
<strong>1、FPD Link</strong>
卷积占据了CNN网络中绝大部分运算，进行乘法运算通常都是使用FPGA中的DSP，这样算力就受到了器件中DSP资源的限制。比如在zynq7000器件中，DSP资源就较少，神经网络的性能就无法得到提升。利用xilinx器件中LUT的结构特征，设计出的乘法器不但能灵活适应数据位宽，而且能最大限度降低LUT资源使用
ACAP是Xilinx推出的一种革命性异构计算架构，计划在今年10月份推出。它将标量计算，可编程逻辑还有矢量计算结合在一起，充分利用各自的优势，不仅仅增强了针对各种机器学习算法的适用性，也提高了计算密度和存储带宽。其中AI engine和NoC是新颖的设计，FPGA和CPU的结合早在zynq系列中已经应用
以交换机设计为例。在交换机设计前期，转发表项是固化在交换机内部的（给FPGA片内BRAM初始值），但是在测试过程中，往往需要对表项进行修改，如果直接修改BRAM的coe文件，则需要重新综合、实现、生成bit文件，其中，综合与实现耗时十分严重，设计规模越大，消耗的时间越长，而生成bit文件消耗的时间则相对固定
本文转载自CSDN李锐博恩Reborn某校招题目，仅仅给出下面电路图，要求画出Q1,Q2以及Q3的波形，并描述电路功能。可以看出，这个电路很简单，或许你会纠结于初值是什么，可是仔细想想，该电路其实和初值没有关系
Xilinx新一代 SOC，Zynq UltraScale+ MPSOC系列性能强悍无比，相比ZYNQ 7000系列每瓦性能提升5倍，作为一 名电子发烧友，都想体验一把这高性能的MPSOC开发板。现在用米尔MPSOC开发板来一个hello world。
下载modelsim，这里用的是modelsim10.4版本。完成下载和安装，在安装文件夹中可以看到uvm-1.1d，这是我们使用的uvm版本。在uvm-1.1d/win64下有uvm_dpi.dll文件，这是已经编译过的uvm库。
在实际开发中，我们会经常使用到LCD屏，LCD屏的种类有很多种，对应的使用方法也有所不同，但是，在ZYNQ 图像传输开发中，思路大体类似，下面介绍在ZYNQ中，使用LCD显示OV5640图像方法
5G是目前通信设备领域的市场趋势， Massive MIMO指的是64T64R应用中常用的多输入和多输出, 更多的发送器和接收器通道需要更多的数字处理器（FPGA / ASIC）来执行数据传输，而典型的64T64R MIMO应用中通常需要4-5个数字处理器。 每个FPGA都需要自己的电源上电/下电的时序，以便FPGA能够正常工作
工业相机有多种分类方法，比较常见有：按感光芯片的类型分CCD（电荷耦合器件）和CMOS（互补金属氧化物半导体），根据输出色彩分为黑白和彩色，按像元的排列方式可分为线阵和面阵，按成像维度可为二维（2D）和三维（3D）等。本文将针对这四类分法，研究和讨论工业相机的基本原理及技术发展
赛灵思 Alveo™ U50 数据中心加速器卡为金融计算、机器学习、计算存储以及数据搜索和分析领域的工作负载提供优化加速功能。U50 基于赛灵思 UltraScale+™ 架构，采用高效的 75 瓦封装，外形小巧，U50 包括 带宽为 460GB/s 的 HBM2，100GbE 网络和 PCI Express 4.0，专为部署在任意服务器上而打造
这篇文章介绍一种不同于针对压缩单个权重的方法：多个权重数据组合为向量，将向量视为一个整体，映射到其他向量空间，完成压缩。作者在resnet-50上做了实验，将100MB权重压缩到了5MB（实现了20倍压缩比例），同时在imageNet上测试的top-1精度保持的很好（76.1%）
数据类型
基本数据类型:
整型(int)，浮点型(float)，字符串(str)，列表(list)，元组(tuple)，字典(dict)，集合(set),布尔(bool)
数值类型（整数，浮点，布尔）
序列类型（字符串，列表，元组）
散列类型（字典，集合）
字节类型 a=bytes(‘123’)/a=b’123’
字节数组bytearrary(‘123’)
可变序列:列表，集合，字典
不可变序列:字符串，元组
FPGA为什么是可以编程的？恐怕很多菜鸟不知道，他们也不想知道。因为他们觉得这是无关紧要的。他们潜意识的认为可编程嘛，肯定就是像写软件一样啦。软件编程的思想根深蒂固，看到Verilog或者VHDL就像看到C语言或者其它软件编程语言一样。一条条的读，一条条的分析
网络压缩在AI加速中可以说起到“四两拨千斤”的作用，网络参数的减小不仅仅降低了存储和带宽，而且使计算逻辑简单，降低了LUT资源。从本篇开始，我们就一起挖掘一下网络压缩算法的类型，原理，实现，以及效果。写这类算法类文章，一是学习，二是希望能够令更多做FPGA的人，不再将眼光局限于RTL，仿真，调试，关心一下算法，定会发现FPGA的趣味和神通
使用前，执行命令source /opt/Xilinx/SDK/2019.1/settings64.sh ，导入相关路径，就可以。
Xilinx的FPGA有多种配置接口，如SPI，BPI，SeletMAP，Serial，JTAG等；如果从时钟发送者的角度分，还可以分为主动Master（即由FPGA自己发送配置时钟信号CCLK）和被动Slave（即由外部器件提供配置所需要的时钟信号）；另外还可由板上稳定晶振提供时钟信号，经由FPGA的EMCCLK接口，再从CCLK端口送出
在JESD204C入门系列的 第1部分 中，通过描述它解决的一些问题，对JESD204标准的新版本进行了说明。通过描述新的术语和特性来总结B和C版本标准之间的差异，然后逐层概述这些差异。因为第1部分已经奠定了理解基础，现在我们来进一步研究一下JESD204C标准几个更值得注意的新特性
PetaLinux工程编译后，会生成很多临时文件，占用较大的硬盘空间。软件人员可能有很多PetaLinux工程。这种情况下，对于暂时不用的工程，可以删除其中build目录下的临时文件。下面三个脚本，可以搜索当前目录下的所有PetaLinux工程，并删除其中build目录下的临时文件。
