傲睿智存（Aupera Technologies）是数据中心视频处理系统领域的新兴企业。Aup2600 是 Aupera 提供的一种专用分布式视频处理系统，内置 48个赛灵思 Zynq® UltraScale+™ MPSoC。此外，Aup2600 还提供基于赛灵思 Vivado 环境的完整视频 +AI 软件框架和用于神经网络处理的深度学习处理器单元 (DPU)。

> 挑战：替代数据中心内用于视频处理、转码和 AI 分析应用的 x86 服务器。

> 解决方案：采用赛灵思工具、视频和机器学习 IP 实现基于Zynq MPSoC 的分布式处理架构与软件框架。

Zynq UltraScale+ MPSoC的PS有以下主要特点：一个四核64位ARM Cortex-A53处理器，带L1和L2级缓存和ECC功能，可单独上电和关电；Cache一致性互联单元为PS和PL提供双向Cache一致性保证；SMMU（系统内存管理）单元用于PS和PL虚拟内存管理；双核ARM Cortex-R5F处理器（带浮点扩展），可运行在锁步模式或独立工作模式

在业界，串口又称为通用异步收发器(Universal Asynchronous Receiver/Transmitter，简称UART)，它的通信方式遵循一套串口协议：UART通信首先将接收到的并行数据换成串行数据来传输。数据帧从起始位开始，后面是7个或8个数据位，一个可用的奇偶校验位和一个或几个高位停止位

赛灵思技术日活动（Xilinx Technology Day，XTD）旨在通过一系列精炼的、跨越多个市场应用的深度技术分享活动，助力广大开发者迅速把握赛灵思全球领先的平台及技术的最新消息和应用案例，从而加速您将创新理念变为现实的进程。9月17日，XTD 活动成都站即将拉开帷幕，在此我们诚邀您参加这场面向创新领域，聚焦行业热点的技术盛会。

根据市场调研公司的报告显示，到2021年，直播视频将达到700亿美元规模，而非直播视频内容将达到接近1000亿美元规模，且直播视频流量增速大于非直播视频，2023年有可能超越非直播视频。视频处理成就了近两千亿的市场商机，也成为未来服务器的最大负载之一

本文是关于Hot Chips 31大会观察与思考的系列文章的第二部分。整个系列将介绍我在Hot Chips大会上的几点观察与思考，涵盖以下几点内容：

本文只涉及各种傅利叶之间的概念关系，不考虑数学严谨性。

要在设计中精确建模外部时序，必须为输入和输出端口提供时序信息。Xilinx Vivado集成设计环境（IDE）仅在FPGA边界内识别时序，因此必须使用以下命令指定超出这些边界的延迟值

本文主要介绍I2C总线相关的一些基本概念、通信流程、同步和仲裁、模式切换等。

软件：Vivado2017.4 板卡：Ego1 型号：xc7a35tcsg324-1

本文详细介绍了 Alveo™ U280 数据中心加速卡，它是采用了 Xilinx® Virtex® UltraScale+™ 技术的标准 PCIe® (Peripheral Component Interconnect express) Gen3 x16 加速卡。

Xilinx 推出全球容量最大的 FPGA - Virtex® UltraScale+™ VU19P，不仅能实现当今最先进 ASIC 和 SoC 技术的原型与模拟设计，还能支持各种复杂的新兴算法。

前面我们已经学习了TCP的所有发送、接收和各种回调函数。本文将介绍最后一部分，TCP的轮询机制。在前面TCP发送Hello World的实例中，我们是在main函数的while循环中每隔1s调用一次数据发送函数。本文的实例将利用轮询机制完成同样的功能。

今天是OpenPOWER基金会历史上最重要的日子之一。伴随着IBM宣布对开源社区的新贡献，包括开源POWER指令集架构（ISA）与在2019 OpenPOWER北美峰会上公布的关键硬件参考设计，POWER架构的未来从未如此光明。

ZYNQ内部的总体框架如所示，PS中包含2个ARM Cortex-9的内核，一些基本的外设扩展口以及Memory接口。PS和PL的相互通信通过两个通路完成，分别是GP（General Purpose）Ports和HP（High Performance）Ports。GP Ports包含2个Master接口和2个Slave接口，符合标准的AXI协议数据位宽是32bit。HP Ports包含4个接口，全部是PL作为Master

2019年8月19日到21日，第31届Hot Chips大会在斯坦福大学成功举办。 本次大会确实是有非常多非常扎实的工作，也展现了整个处理器与高性能芯片领域行业的趋势与变化。本系列文章将介绍我在Hot Chips大会上的几点观察与思考，涵盖以下几点内容：

软件：Vivado2017.4 板卡：Ego1 型号：xc7a35tcsg324-1。打开Vivado，创建一个名为design_test的空白工程。点击Add source或者Sources中的+号来添加或者创建一个设计源文件，点击Next。

本课程介绍如何在边缘计算平台上使用DNN算法、模型、推理、训练以及框架。

本篇从hello world开始，简要介绍驱动的基本结构，然后再进一步介绍LED硬件的搭建，以及驱动的编写，设备树的修改。让大家对linux驱动有一个基本的认识。

在数字设计中，时钟代表从寄存器（register）到寄存器可靠传输数据的时间基准。Xilinx Vivado集成设计环境(IDE)时序引擎使用ClocK特征计算时序路径要求，并通过松弛计算报告设计时序裕度（Slack）。