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如何在不更改任何 RTL 的情况下提高设计性能

想要知道直流电机的转速，就需要用到编码器

本文将详细介绍如何在Vivado中配置一个FIFO IP核

VGA作为视频接口，具有分辨率高、显示速度快、颜色丰富等优点

LeNet-5 是一个非常经典和成功的卷积神经网络结构

本文是学习赛灵思 Zynq UltraScale+ MPSoC 5EV过程中写的笔记

本文主要介绍FIFO深度计算的方法

让我们看看如何创建 FPGA 控制的机器人手臂

本文以4输入查找表为例，解释一下FPGA如何使用LUT表实现组合逻辑

本文主要介绍FIFO的一些基础知识，帮助大家能够理解FIFO的基础概念

该项目演示如何在 Zynq SoC 上开始使用 FreeRTOS

在FPGA开发过程中，可能经常遇到BRAM或者LUT资源不够用的情况

开发和验证 FPGA IP 不仅仅是编写 HDL，而是需要更多的思考

本文将详细介绍FIFO和RAM的区别以及使用场景

AMD Xilinx VC709位核心，简单说明一下怎么移植NetFPGA到板卡上

本文介绍了在Vivado中创建自定义IP核的步骤

Vitis AI Optimizer支持对神经网络模型进行最优化

本文将介绍Vivado中XCI与XCIX文件以及如何使用Core Container打包IP核

复位是将某个系统或者设备恢复到预先指定的状态

打开 Vivado ，进入 Vivado 界面后，点击“ Quick Start ”