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用Matlab产生不同分布的热噪声信号

本文给出Matlab中产生三种不同分布热噪声的简单方法

SerDes简介

随着电子行业技术的发展,特别是在传输接口的发展上,传统并行接口的速度已经达到一个瓶颈

使用 MATLAB HDL Coder 和 FPGA 快速实现自动白平衡(AWB)

我们将使用 MATLAB Simulink 和 HDL 编码器创建自定义 IP -- AWB

[FPGA IP系列] BRAM IP参数配置与使用示例

本文将详细介绍Vivado中BRAM IP的配置方式和使用技巧

开源的Bluespec SystemVerilog (BSV)语言表现如何?

今天的核心是使用BSV设计一款游戏,看下在实际设计中BSV表现如何

FPGA开源项目 – 以太网ARP通信测试(二)

本文继续简单介绍一下基于FPGA的以太网ARP通信

MATLAB / Simulink HDL 快速入门

本文将使用实例讲解MATLAB / Simulink HDL 使用入门

FPGA开源项目 – 以太网ARP通信测试(一)

主机与目的主机进行以太网通信,需要知道目的主机的MAC地址

组合电路在 HLS 中的重要性

该项目通过一个示例演示了 HLS 中组合电路对设计的影响

Vivado编辑器乱码问题

我们在日常开发中经常使用sublime、vim、vs code等第三方的编辑器

FPGA项目开发之同步信号和亚稳态

让我们从触发器开始,所有触发器都有一个围绕活动时钟沿的建立

多版本Vivado,怎么设置默认运行版本?

本文将介绍如何在运行xx.xpr文件时,设置默认运行的版本

[FPGA IP系列] 2分钟了解FPGA中的BRAM

FPGA开发需要熟练使用BRAM,今天再复习一下BRAM的知识

优化 FPGA HLS 设计

如何在不更改任何 RTL 的情况下提高设计性能

lwip代码分析

Xilinx的lwIP是基于开源lwIP TCP/IP协议栈的一个适应版本

FPGA实现电机霍尔编码器模块

想要知道直流电机的转速,就需要用到编码器

【FIFO IP系列】FIFO IP参数配置与使用示例

本文将详细介绍如何在Vivado中配置一个FIFO IP核

FPGA零基础学习之Vivado-VGA驱动设计

VGA作为视频接口,具有分辨率高、显示速度快、颜色丰富等优点

ZYNQ MPSOC 搭建 LeNet-5 卷积神经网络

LeNet-5 是一个非常经典和成功的卷积神经网络结构

Vitis 开发 Linux 应用编程工程搭建

本文是学习赛灵思 Zynq UltraScale+ MPSoC 5EV过程中写的笔记