本文将介绍vivado中仿真功能的使用
在启动 Xilinx Vitis 2021.1 时，无论是从 Xilinx Vivado 界面的 Launch Vitis 启动
本文将详细介绍Vivado自带仿真器的主要特性
Vivado 软件提供了HDL编写中常用的示例
存储器是FPGA设计中的常用单元，对存储器的操作，最基础的就是读写操作
本文介绍了如何使用Verilog HDL实现ROM和RAM
前面modelsim已经仿真成功了DDR3的初始化
本文将介绍如何清理Vivado工程，并避免缺失必要的文件。
有一个数据需要从A时钟域同步到B时钟域，数据位宽是512bit的
本文将要介绍一下Vivado的综合参数设置
在生成example的时候，vivado就自带仿真激励的
本文主要介绍Vivado布线参数设置
AMD 128核心/256线程EPYC 9754处理器独家测试
异步FIFO通常用于跨时钟域处理，是逻辑设计常用基础模块
本文将介绍Vivado增量编译的基本概念、优点、使用方法以及注意事项
查看MIG IP输出的init_calib_complete信号
FIFO：First in, first out，先进先出；其主要作用是：数据缓存
内置校准: DDR3和DDR4控制器通常具有内置的校准机制
本文主要是记录MAC在RGMII接口中的设计。
Vivado综合工具支持多种属性设置，可以在RTL文件或XDC文件中进行设
