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基于OMP算法的MIMO-OFDM信道估计

本文考虑了一个具有两个发射天线和两个接收天线的MIMO系统

在Zynq平台上实现嵌入式软件和FPGA设计

本文介绍了在AMD Xilinx Zynq平台上实现嵌入式软件和FPGA设计的集成工作流程

FPGA时钟

几年前FPGA时钟只需要连接一个单端输入的晶振,非常容易

DDR3带宽的计算

本文总结了DDR3带宽的计算方法

关于FPGA底层的思考:if-else的逻辑延迟一定比case大吗?

如果case和if-else都是使用一个查找表实现的,那他们的延迟有区别吗?

Matlab中数字波束形成的几个步骤及代码

数字阵列雷达的基本原理主要包括数字波束形成和数字接收处理

Xilinx(K7)和CycloneV之间的光纤通信设置

本文分享基于Xilinx K7和C5之间的光纤通信

如何减少时序报告中的逻辑延迟

在FPGA逻辑电路设计中,FPGA设计能达到的最高性能往往由以下因素决定

快来看看用FPGA做的开源示波器

本文简单介绍一个使用FPGA做的开源示波器

Vitis如何更新xsa?

在zynq调试时,经常需要更新xsa文件,更新步骤如下

你的FPGA测试是小步快跑、快速迭代吗?

在FPGA项目中,相信很多人都遇到过一种情况

AXI接口 DDR IP核使用技巧——DDR接口专栏(四)

本文向大家介绍一种更简单快捷的读写DDR数据方法

FPGA之RTL命名规范的"三字经"

HDL会涉及到标识符,标识符适用于定义常数,变量,信号,端口

FPGA常用存储资源大全(RAM、ROM、CAM、SRAM、DRAM、FLASH

本文主要介绍FPGA中常用的RAM、ROM、CAM、SRAM、DRAM、FLASH等资源

FPGA的建立时间和保持时间(面试必问)

需要注意的是,物理器件都是有延时的,包括线延时

为自己的板卡制作Pynq

如何为自己的ZYNQ板卡创建 Pynq 镜像

Vivado-TLC5620驱动教程

在FPGA处理完数字信号之后,我们有些情况下是需要将数字信号转变为模拟信号再输出的

快速上手DDR读写例程——DDR接口专栏(三)

本文将向大家介绍如何使用DDR IP核的Native接口来对DDR进行读写操作

Vivado 仿真器和代码覆盖率

编写 HDL 通常是 FPGA 开发中耗时最少的部分,最具挑战性和最耗时的部分可能是验证