跳转到主要内容

博客

FPGA之RTL命名规范的"三字经"

HDL会涉及到标识符,标识符适用于定义常数,变量,信号,端口

FPGA的建立时间和保持时间(面试必问)

需要注意的是,物理器件都是有延时的,包括线延时

为自己的板卡制作Pynq

如何为自己的ZYNQ板卡创建 Pynq 镜像

Vivado-TLC5620驱动教程

在FPGA处理完数字信号之后,我们有些情况下是需要将数字信号转变为模拟信号再输出的

快速上手DDR读写例程——DDR接口专栏(三)

本文将向大家介绍如何使用DDR IP核的Native接口来对DDR进行读写操作

Vivado 仿真器和代码覆盖率

编写 HDL 通常是 FPGA 开发中耗时最少的部分,最具挑战性和最耗时的部分可能是验证

FPGA频率测量--直接频率测量法

频率测量在电子设计和测量领域中经常用到,因此对频率测量方法的研究在实际工程应用中具有重要意义

Vitis HLS 2021.2 Windows OpenCV环境配置

打开cmake-gui.exe,点击Browse Source选择你解压出来的OpenCV Source目录

FPGA工程师必备的 10 项技能

本文介绍FPGA 设计工程师需要的 10 项有用技能

使用Vivado的Block Design详细步骤

选择创建Block Design并命名,点击Add IP,并选择ZYNQ7

二分法查表在FPGA中的应用

二分法查找算法是在软件中广泛应用的一种算法,那么在FPGA的设计中是否可以用这种算法呢?

Vivado-TLC549驱动设计

在生活中,数模转换的例子到处可见。但是在我们做FPGA设计时

制作ADRV9002评估套件的系统镜像

ADI官方默认搭配的SD卡种烧写的是与ZC706开发板配套的系统镜像

Xilinx AXI VIP使用教程

本次内容我们看下AXI VIP当作master时如何使用

Vivado-UART驱动教程

UART即通用异步收发器,是一种通用串行数据总线,用于异步通信

雷达信号处理 | 快速傅里叶变换(FFT)中的增益损失

本文主要解释如何用FFT精确地测量信号功率(signal power)

一个req-ack接口引发的血案

项目在上板测试过程中必现报文被丢弃的现象,方案不是很复杂

手把手教你打包一个自己的Vivado IP核

模块复用是逻辑设计人员必须掌握的一个基本功,通过将成熟模块打包成IP核

IP库新增多种颜色转换空间IP

颜色空间转换是图像及视频中常用的解决方案

MIG IP核的使用——DDR接口专栏(二)

本文将向大家介绍Xilinx FPGA下的MIG IP核使用方法