博客

HLS 设计数字时钟

本文展示如何在 HLS 中描述数字时钟。
FPGA问答系列--clock skew是影响时序收敛吗？

对于发送时钟和接收时钟是同一时钟的单周期路径，时钟抖动对建立时间有负面影
hash算法在FPGA中的实现（二）——hash链表

这里介绍两种常见的设计hash链表的方案
基于Ultra96v2的卷积神经网络终端部署

Ultra96-V2支持使用PYNQ进行开发，PYNQ提供了一种利用Python在顶层通过overlay方式烧录FPGA相关的IP
基于Xilinx K7-410T的高速DAC之AD9129开发笔记（一）

本文简单介绍了AD9129的基础知识，包括芯片的重要特性
FPGA 的数字信号处理：重写 FIR 逻辑以满足时序要求

今天的文章让我们来看看当设计不能满足时序要求时如何分析并解决它
Xilinx FPGA DDR3设计（三）DDR3 IP核详解及读写测试

本文我们介绍下Xilinx DDR3 IP核的重要架构、IP核信号管脚定义、读写操作时序
FPGA零基础学习之Vivado-ROM使用教程

ROM的英文全称为Read-Only Memory，即只读存储器。可以从任意地址上读取数据
FPGA 的数字信号处理：Verilog 实现简单的 FIR 滤波器

该项目介绍了如何使用 Verilog 实现具有预生成系数的简单 FIR 滤波器。
hash算法在FPGA中的实现（一）——hash表的组建

在FPGA的设计中，尤其是在通信领域，经常会遇到hash算法的实现
Vivado Schematic中的实线和虚线有什么区别？

Vivado Schematic中的实线和虚线有什么区别？以下图为例
Xilinx FPGA Multiboot设计与实现（Spartan-6和Kintex-7示例）

本文介绍如何创建Golden镜像和Multiboot镜像，以及加载失败Fallback回退的原理。
VPX通信基础理论

新型VPX(VITA 46)标准是自从VME引入后的25年来，对于VME总线架构的最重大也是最重要的改进
如何通俗地理解原码、反码和补码

进制是人为设计的一套带进制计数方法，比如日常使用的十进制，就是0-9这10个数字
FPGA 设计中经常犯的 10 个错误

本文深入探讨在FPGA 设计中要避免的 10 大错误
ZYNQ HDMI输出实验——FPGA Vitis篇

本实验使用FPGA通过HDMI接口输出彩条、色带、方块等图像。
使用FPGA进行 AI 火灾定位-FirAI

部署在 FPGA 上加速的 AI 火灾侦查。助力消防人员快速应对火灾事故
ZYNQ 程序固化到QSPI FLASH实验

本实验教程主要指导大家如何将程序固化到QSPI FLASH中，并让ZYNQ芯片上电启动自动加载QSPI中的程序
数字计算小技巧——verilog中如何判断一个数是否在某个范围之内

在数学中，假如要判断一个数x是否在[a,b]内还是一件比较简单的事情
自定义AXI IP核实验——FPGA Vitis篇

本实验将为大家介绍如何在Vivado中构建 AXI总线类型的IP核