本文将无DDR固化的情况进一步进行介绍，讲解如何修改FSBL实现ZYNQ的程序固化
在vivado-Tool-setting-project-setting-synthesis路径下，设置 -mode out_of_context
本文将讲述如何使用Verilog 编写一个基础的测试脚本（testbench）。
时序约束主要包括周期约束，偏移约束，静态时序路径约束三种
Vitis HLS 2022.1新增了一个pragma名为performance，其施加对象是指定函数或循环
本文整理了数字电路课程中的相关基本的知识点和较为重要的知识点，用于求职的数电部分的知识准备
FPGA的底层资源主要有CLB基本逻辑单元、Block RAM、Distributed RAM(分布式)
这篇文章将讨论 verilog 中一个重要的结构---- always 块（always block）。
在FPGA设计中，我们通常采用的都是“自顶向下”的设计方法，即现有顶层设计，再有细节设计。
在verilog 中可以实现的数字电路主要分为两类----组合逻辑电路和时序逻辑电路
在进行 Verilog 设计中，一般会考虑三个基本参数：速度、面积、功耗
科技即生产力，最近，OpenAI 发布了 ChatGPT，在各大论坛和许多网站上受到了广泛关注
在本文中，我们将结合这些层来创建一个完整的推理函数
FPGA的实现过程可以对综合后生成的网表进行逻辑综合优化、以及布局、布线方面的优化
这篇文章将讨论如何在 verilog 中使用不同的运算符，这些运算符提供了一种在 verilog 设计中处理数字数据的方法
通过本文的阅读，您将了解如何抢先一步，使用FPGA来加速深度学习计算
FPGA设计中常见的一个场景就是逻辑需要查存放在外部DDR中的表项，如果查外部DDR中的表项是性能瓶颈点怎么办呢？
此 API 函数为请求的 RF-ADC 设置抽取因子，并根据抽取因子更新 FIFO 写入宽度
本文使用官方BSP，直接创建工程。此步骤根据自己的需求进行建立
本文借鉴网上常见的远程更新QSPI FLASH的相关示例，对表贴式SD卡的应用程序进行了在线更新的操作适配
