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FPGA零基础学习之Vivado-LED流水灯实验

流水灯是大多数学习者接触到的第一个实验，也是非常经典的一个实验，在此，我们一起学习一下流水灯
如何获得ZCU104官方vivado工程

根据自己vivado版本在branch中找到相同的版本
多Aurora IP核的设计开发本文重点说明一下同一工程下多Aurora IP核如何配置使用
不用科学上网的Vitis AI3.0 gpu docker镜像生成方法

vitis AI最近更新了3.0版本，对很多深度学习模型作了适配
Vivado导入Tcl例程

从xilinx官网下载了zcu106的例程文件,打开vivado下的TCL console窗口
VCS编译Xilinx仿真库

VCS+Verdi的组合是EDA仿真中必备神器，以前只会用Vivado自带的仿真器或者Modelsim来进行仿真
Xilinx FFT IP使用总结

本文将Xilinx FFT IP核的使用方法及注意事项总结如下
FPGA的SerDes接口

本篇小文试着从一个SerDes用户的角度来理解SerDes是怎么设计的
Vivado IP核Global 和 out of context per IP两种综合方式区别

在用vivado 生成IP核时，有两种综合方式：Global和out of context per IP。
Xilinx FPGA独立的下载和调试工具LabTools下载、安装、使用教程

Xilinx LabTools工具是Xilinx FPGA单独的编程和调试工具，是从ISE或Vivado中独立出来的实验室工具
关于 xilinx sdk软核elf文件与xilinx vivado bit文件合并的方法

在版本的Vivado 配套的 软件工具是 SDK ，当vivado中使用软核时候，需要将软核生成的elf文件
MicroBlaze：Xilinx官方软核学习与一些实验测试

MicroBlaze 软核嵌入式处理器是高度可定制的 IP 核，支持 70 多个配置选项
一文看懂I2C和SPI通信协议

在本文中，我们讨论一下I2C和SPI之间的区别
Vivado SDK生成、使用静态库

在Xilinx/Vivado环境下，针对Non-OS环境，可以使用静态库；针对Linux环境，可以使用静态库和动态库
ZYNQ - 无DDR固化程序（代码运行在OCM上）

本文将无DDR固化的情况进一步进行介绍，讲解如何修改FSBL实现ZYNQ的程序固化
Verilog如何编写一个基础的Testbench

本文将讲述如何使用Verilog 编写一个基础的测试脚本（testbench）。
Vivado中如何生成、例化和仿真DCP文件

在vivado-Tool-setting-project-setting-synthesis路径下，设置 -mode out_of_context
Vitis HLS 2022.1新特性： performance pragma

Vitis HLS 2022.1新增了一个pragma名为performance，其施加对象是指定函数或循环
FPGA与数字IC求职知识准备：数字电路知识总结

本文整理了数字电路课程中的相关基本的知识点和较为重要的知识点，用于求职的数电部分的知识准备
FPGA工程师面试——时序约束

时序约束主要包括周期约束，偏移约束，静态时序路径约束三种