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瑞苏盈科专栏
我与瑞苏盈科板卡的开发故事

博客

RFSoC应用笔记 - RF数据转换器（18）：API使用指南之DAC状态指示函数

本文主要介绍关于RF数据转换器的DAC状态指示函数的相关使用方法
带你快速入门AXI4总线--AXI4-Lite篇（3）----XILINX AXI4-Lite接口IP源码仿真分析

在本文我们将生成AXI4-Lite_Master接口的IP来对其解析
ZYNQ之AXI简介

本节讨论 PS 和 PL 之间的连接，并探讨如何使用这些连接
从FPGA说起的深度学习（三）

在这篇 C++ 实现的第一篇文章中，我们开始针对卷积层的 C++ 实现
Vivado 生成BOOT.BIN

ADD 添加要合并的文件，第一个是fsbl的elf文件
RFSoC应用笔记 - RF数据转换器（17）：API使用指南之ADC状态指示函数

本文主要介绍关于RF数据转换器的ADC状态指示函数的相关使用方法。
（更新）FPGA的工作电流能有多大？

众所周知，中高端FPGA的电源中有两大耗电大户
提高Xilinx FPGA Flash下载速度

最近在编写完FPGA逻辑，成功生成.bin文件后，发现将数据流文件烧写到Flash时间过长
带你快速入门AXI4总线--AXI4-Stream篇（3）：详解XILINX IP AXI4 STREAM DATA FIFO

AXI4 STREAM DATA FIFO也是一种先入先出形式的数据缓存队列
[Vivado那些事儿]将自定义 IP （HDL）添加到 Vivado 模块设计（Block Design）

使用Vivado Block Design设计解决了项目继承性问题，但是还有个问题
FPGA设计中如何防止信号被优化

在FPGA开发调试阶段，经常遇到这样的情况，需要临时添加信号，观察信号变化
RFSoC应用笔记 - RF数据转换器（16）：API使用指南之系统设置相关函数

本文主要介绍关于RF数据转换器的系统配置函数的相关使用方法。
从FPGA说起的深度学习（二）

本文介绍使用 FPGA 实现深度学习的技术
ZYNQ中的接口

Zynq PS 实现了众多接口，既有 PS 和 PL 之间的，也有 PS 和外部部件之间的
带你快速入门AXI4总线--AXI4-Stream篇（2）：XILINX AXI4-Stream接口IP源码仿真分析

Vivado在打包IP核的时候提供了AXI4-Stream的接口，接下来分别例化两个IP
从FPGA说起的深度学习（一）

本文将解释“什么是深度学习”和“使用 FPGA 进行深度学习的好处”
Zynq实现二层网络加密转发

本次设计选用了两块ZYNQ开发板，ZYNQ支持双千兆网卡，操作系统为linux
FPGA 时序约束 二 ：创建时钟和时钟不相关约束

创建时钟是针对代码中主时钟而言，创建时钟之前需要知道代码中的主时钟都是什么
RFSoC应用笔记 - RF数据转换器（15）：API使用指南之Libmetal与结构体说明

本文介绍了RFSoC RF 数据转换器的 RFdc 驱动程序的结构体的部分
带你快速入门AXI4总线--AXI4-Lite篇（2）：XILINX AXI4-Lite接口IP源码仿真分析（Slave接口）

在这篇文章中，我们照葫芦画瓢，也打包2个AXI4-Lite接口的IP，来对其的仿真和原始代码学习一番