本文主要对RFSOC的时钟结构以及相关配置进行介绍，并简单介绍了关于复位的操作。
本节我们介绍FPGA收发器RX以下相关内容：RX字节和字对齐，RX弹性缓冲器。
今天就通过一个简单的工程来看下如何在vivado软件中查看时序报告
本文介绍如何使用Xilinx DDS Compiler IP并把它运行在 Ultra96 板上的可编程逻辑中
本文主要对正交调制器校正、粗延迟设置、动态更新配置、PLL以及中断处理操作进行介绍
本文我们继续介绍7系列FPGA收发器架构的RX部分内容
衍生时钟约束必须指定时钟源，在对衍生时钟进行约束时，并不指直接对其周期
本文主要对高采样率模式、多频带操作以及IP的数据接口进行介绍。
在设计过程中，各个阶段的生成的文件都是.dcp，Vivado使用的是通用的模型贯穿在设计。
RFSOC-27DR产品是基于Zynq UltraScale + RFSoC ZU27DR主芯片的VPX平台评估板
主时钟约束，就是我们对主时钟（Primary Clock）的时钟周期进行约束
本文我们一起了解下GTX/GTH收发器中这两种资源的结构和使用方法
本文作为在高速信号处理时信号输入输出的理论参考
本文主要对RF-DAC 奈奎斯特区操作、逆sinc滤波器以及数据通路的相关操作进行介绍。
路径1、2、3实际上都是对寄存器到寄存器之间的数据路径之间的约束，而路径4则是约束纯组合逻辑
时钟线能持续不断将逻辑级别脉冲至高位和低位，每次脉冲之间持续时间“tb”以脉冲宽度来表示
针对普通时钟系统存在着限制时钟频率的弊端，人们设计了一种新的时序系统，称之为源同步时序系统
本节开始我们介绍7系列FPGA收发器接收部分结构
本文参考官方手册，主要对RF-DAC 模拟输出进行介绍。
在K26 SOM从emmc启动linux文章中，使用EMMC启动后，出现下图打印
