博客

FPGA Base Xilinx跨时钟域宏XPM_CDC

最近看手底下的小伙子们写代码，对于跨时钟域的处理极度的不规范
FPGA时序优化技术之重定时（Retiming）

重定时和流水线是强大的技术，广泛应用于当今的 FPGA 综合工具中
RFSoC应用笔记 - RF数据转换器（12）：RFSoC关键配置之其他功能（三）

本文主要对RFSOC的上电顺序、TDD 模式、比特流重配置等内容进行介绍
如何使用串口连接PYNQ

打开控制面板-网络与Internet-更改适配器设置-选择需要共享的网络
Xilinx SRIO IP学习笔记之再识SRIO

SRIO的协议有一千来页，一个初学者是不可能一开始就去读协议的
Xilinx 7系列FPGA PCB设计指导（四）

本文提供了一些管理信号衰减的指南，以便为给定的应用获得最佳性能
时序收敛技巧之寄存器复制

在设计中的关键路径发现某个寄存器具有高扇出和高延迟时，使用寄存器复制是个不错的实现时序收敛的方法
Xilinx 7系列FPGA PCB设计指导（三）

本文介绍FPGA SelectIO信号设计。提供了选择I/O标准、拓扑结构和终端的一些策略
学习理解10G Ethernet Subsystem之IEEE1588

1588大多是走在报文中，主要通过一些报文交互来完成同步过程
FPGA单独下载固化文件的解决方案

今天讲一讲FPGA单独下载固化文件的几种方式
基于Xilinx的时序分析与约束（8）----关于时序路径、时钟悲观度和建立时间/保持时间的一些问题

最近研究vivado里的时序分析路径时，发现了3个很有意思的问题
Xilinx 7系列FPGA PCB设计指导（二）

本章介绍7系列FPGA的配电系统（PDS）
FPGA设计中计数器的常用方法和注意点

本文介绍一些计数器的常用方法和注意点
MMCME4_ADV与PLL4_ADV原语

UltraScale器件中时钟管理模块(CMT)包含mixed-mode clock manager (MMCM) 和phase-locked loops (PLLs)
Xilinx 7系列FPGA PCB设计指导（一）

本文讨论当前PCB技术的基础，重点是物理结构和常见假设
Xilinx Srio IP学习笔记之初识Srio

因为工作原因，需要对rapidio 的协议进行了解，在xilinx的IP核中，是对应着Serial RapidIO Gen2 这个IP核
FPGA设计中的串并和并串转换

串并、并串转化也是FPGA设计中常见的基本问题，相对来说比较简单
基于Xilinx的时序分析与约束（7）----非理想时钟的特性约束

为了更精确地进行时序分析，设计者还必须设定一些与运行环境相关的可预测变量和随机变量
科普：一文看懂RS232和RS485通信总线

RS-232接口符合电子工业联盟（EIA）建立的串行数据通信接口标准
Hold Time违例，该如何解决

首先，从理论上讲，Hold Time违例，是因为时钟绕的太远，到达时间太晚