本文讨论当前PCB技术的基础，重点是物理结构和常见假设
为了更精确地进行时序分析，设计者还必须设定一些与运行环境相关的可预测变量和随机变量
串并、并串转化也是FPGA设计中常见的基本问题，相对来说比较简单
因为工作原因，需要对rapidio 的协议进行了解，在xilinx的IP核中，是对应着Serial RapidIO Gen2 这个IP核
RS-232接口符合电子工业联盟（EIA）建立的串行数据通信接口标准
首先，从理论上讲，Hold Time违例，是因为时钟绕的太远，到达时间太晚
本文主要对RFSOC的时钟结构以及相关配置进行介绍，并简单介绍了关于复位的操作。
本节我们介绍FPGA收发器RX以下相关内容：RX字节和字对齐，RX弹性缓冲器。
本文我们继续介绍7系列FPGA收发器架构的RX部分内容
今天就通过一个简单的工程来看下如何在vivado软件中查看时序报告
本文介绍如何使用Xilinx DDS Compiler IP并把它运行在 Ultra96 板上的可编程逻辑中
本文主要对正交调制器校正、粗延迟设置、动态更新配置、PLL以及中断处理操作进行介绍
衍生时钟约束必须指定时钟源，在对衍生时钟进行约束时，并不指直接对其周期
本文主要对高采样率模式、多频带操作以及IP的数据接口进行介绍。
在设计过程中，各个阶段的生成的文件都是.dcp，Vivado使用的是通用的模型贯穿在设计。
RFSOC-27DR产品是基于Zynq UltraScale + RFSoC ZU27DR主芯片的VPX平台评估板
本文作为在高速信号处理时信号输入输出的理论参考
主时钟约束，就是我们对主时钟（Primary Clock）的时钟周期进行约束
本文我们一起了解下GTX/GTH收发器中这两种资源的结构和使用方法
本文主要对RF-DAC 奈奎斯特区操作、逆sinc滤波器以及数据通路的相关操作进行介绍。
