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Xilinx 7系列FPGA收发器架构之发送器（TX）（九）

本章继续介绍7系列FPGA收发器TX结构
FPGA知识汇集-FPGA系统时序理论

下面来具体讨论一下系统时序需要满足的一些基本条件
Xilinx Platform Cable USB II 下载器驱动安装教程——Win10

下载器连上电脑后，在设备管理中显示为 其它设备 -> 未知设备
RFSoC应用笔记 - RF数据转换器（6）：RFSoC关键配置之RF-ADC内部解析（四）

本文主要对RFSoC ADC的可编程逻辑数据接口、多频带操作、以及奈奎斯特区的操作进行介绍。
Xilinx 7系列FPGA收发器架构之发送器（TX）（八）

通过本文可以学习以下内容：TX Buffer（缓冲器）的结构及使用，TX PRBS（伪随机序列）产生器的使用。
RFSoC应用笔记 - RF数据转换器（5）：RFSoC关键配置之RF-ADC内部解析（三）

本文参考官方手册，主要对RFSoC ADC的校准机制进行介绍。
赛灵思/GTX高速接口通关简介

SATA 接口只有几根线为什么那么示的10Gbps（万快？连上网线显兆网）是很令人是不兴奋
Xilinx Vivado的RTL分析（RTL analysis）、综合（synthesis）和实现（implementation）的区别？

本文介绍RTL分析、综合、实现的具体含义和区别 
Xilinx IP解析之Processor System Reset v5.0

Xilinx处理器系统复位模块允许客户通过设置某些参数来启用/禁用功能，从而根据自己的应用来定制设计
RFSoC应用笔记 - RF数据转换器（4）：RFSoC关键配置之RF-ADC内部解析（二）

本文参考官方手册，主要对RFSoC ADC的数字数据路径相关功能进行介绍。
Xilinx 7系列FPGA收发器架构之发送器（TX）（七）

本文我们继续介绍FPGA收发器TX结构和功能。
Verilog语法之`define、`undef

在日常的编码过程中，常常碰到一个参数会被到处调用的情况，比如时钟的定义和调用
FPGA开发技巧备忘录——如何修改vivado IP源码

为什么要修改IP核内的源码，说如何之前，先说为什么。
RFSoC应用笔记 - RF数据转换器（3）：RFSoC关键配置之RF-ADC内部解析（一）

本文主要对RFSoC的ADC内部结构以及数字步进衰减器和过压功能进行介绍。
Xilinx 7系列FPGA收发器架构之发送器（TX）（六）

本文介绍以下内容：GTX/GTH收发器TX结构，GTX/GTH收发器TX接口配置和时钟方案
Verilog语法之条件编译指令`ifdef， `ifndef，`else， `elsif， `endif

Verilog的编译和C语言的编译二者自然不可同日而语，具体到FPGA的开发
FPGA流控的一种方式——计算在途数量

最近在项目中遇到一个反压的问题，简化下模型如下图所示
RFSoC应用笔记 - RF数据转换器 (2)：IP配置指南

承接前文，本文是射频数据转换器IP使用介绍的第二篇
Xilinx 7系列FPGA收发器架构之共享功能（五）

本文继续介绍7系列FPGA收发器的共享功能，主要包括以下几个方面内容
FPGA的低功耗设计方法总结

精确的热分析在很多电子产品设计中都有着举足轻重的作用，在高端的PCB设计中尤为突出。