说到 FPGA ，不得不提的是存储器，当我们做相关项目时，经常会遇到存储数据的问题
在使用vivado的过程中，如何添加设计文件？
书本中对于RAM的三种操作读优先级、写优先和保持使用等效的verilog来描述
使用zynq去做一些AD/DA的操作时候有些只支持三线制的SPI那么我们如何使用PS端的控制器EMIO到PL端实现3线制呢？
在FPGA的设计中，不可避免的会用到FIFO和RAM这2个基本单元
本文将介绍将KV260上红色SOM换成K26 SOM后，如何从EMMC启动Linux。
今天给大家简单讲讲基带接收机中的信道均衡技术，主要取材于sharetechnote
最近要开发JESD204B协议，需要用到Xilinx的JESD204 IP核，记录一下申请此IP核的过程
在Vivado的界面中，有个RTL ANALYSIS->Open Elaborated Design的选项，可能很多工程师都没有使用过
对控制集百分比的说明（适用于7系列FPGA和UltraScale FPGA）如下表
通过Vivado 自带的ibert工具可以对FPGA的GT进行板机的硬件调试。
模数转换器几乎消除了所有的模拟前端组件，射频/中频采样率高达4GHz
我们以MEMORY为例，在Vivado中可以通过下面四种方式调用FPGA中的存储单元
让我们从触发器开始，所有触发器都有一个围绕活动时钟沿的建立（setup time）和保持窗口（hold time）
将管脚输入的第一个触发器使用ILOGIC来实现有助于每次编译过程中时序的确定性。
本文继续介绍Xilinx 7系列FPGA SelcetIO电平标准及相关端接匹配电路。
系统任务$finish的作用是退出仿真器，结束仿真过程
本文主要介绍基于该算法演进的shift-and算法以及在FPGA中的实现。
应用笔记简要描述Xilinx Zynq 系列器件XADC的相关资源及若干种应用
学会如何根据手册配置 MIG IP 核中的参数。
