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Vivado将.v文件作为模块加入Block Design

用Vivado开发ZYNQ时，常用到Block Design。Block Design中不仅仅可以添加IP核
JESD204接口调试总结——Xilinx JESD204B IP AXI寄存器简介

一般来说，如果在IPcore配置正确的话，不太需要通过AXI指令来进行参数的修改，不过如果能够支持AXI指令
Vivado 综合出现中断、失败、“PID not specified”

在对工程进行综合时，出现综合过程中出现中止或者完全不启动综合，类似下图，明明点击综合启动了几分钟
使用Vitis HLS创建属于自己的IP

LUT 或 SICE是构成了 FPGA 的区域。它的数量有限，当它用完时，意味着您的设计太大了！
自动删除当前目录及其子目录下的所有PetaLinux工程的build目录下的临时文件，释放2TB硬盘空间

服务器报告硬盘没有空间。执行脚本peta-del-build-temp.sh
MMU的设计

什么是MMU？MMU是Memory Management Unit的缩写，这原本是软件内存管理方面的一个概念
HLS最全知识库

Vitis HLS是Vitis AI重要组成部分，所以我们将重点介绍Vitis HLS。
Ultra96-V2 板子通信

Ultra96-V2 是基于 Linaro 96Boards Consumer Edition（CE）规范、基于 Arm 的 Xilinx Zynq UltraScale +™MPSoC 开发板。
如何做好Verilog的代码检视（code review）

无论是FPGA还是ASIC的开发者，都或多或少地做过代码检视（code review）。
Vivado从此开始（进阶篇）读书笔记——跨时钟处理

在异步跨时钟域场合，对于控制信号（通常位宽为1bit）常使用双触发器的方式完成跨时钟域操作
提升设计性能的HDL编码方法

实现FPGA 设计最大性能化的一个重要因素是正确的RTL 编码设计。
set_input_delay如何约束？

今天我们就来详细分析一下，这个约束应该如何使用。
手撕IP核系列——Xilinx FIFO IP核-异步FIFO

以前从来没有这么细扣过，认识比较肤浅，通过几天对Xilinx IP核的仿制，对异步FIFO有了更深刻的认识。
怎么做单元仿真

无论是搞FPGA还是ASIC的工程师，都知道代码完成了要搞单元仿真（UT），但是怎么搞？
AMD Xilinx KR260入门指引

kr260已经推出，出货周期20周以上，这里给大家总结一个资料阅读路径
FPGA中应用LVDS信号

FPGA开发中经常会用到LVDS信号，本文分别介绍intel fpga和xilinx fpga的LVDS信号处理方法。
手撕IP核系列——Xilinx FIFO IP核-同步FIFO

同步FIFO中的一些关键信号说明
基于Xilinx的时序分析与约束（2）----基础概念（上）

数字电路根据逻辑功能的不同特点，可以分成两大类：组合逻辑电路与时序逻辑电路
RTL与HLS强强联合打造FPGA新开发之路

Vitis HLS是Vitis AI重要组成部分，所以我们将重点介绍Vitis HLS。
JESD204接口调试总结——Xilinx JESD204B数据手册的理解

JESD204B 标准中定义的确定性延迟机制要求多帧大小大于链路上的最大可能延迟。