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RR调度的应用与方案

在FPGA的设计里，RR（Round-Robin）调度是一个非常重要的话题。所谓RR调度就是从多个队列中公平地选一个队列进行处理。
Vivado的DDS IP核使用以及混频操作

本实验要完成利用vivado中的DDS IP核对两个正弦波进行混频，实现数字下变频或者上变频。
Serdes系列总结——Xilinx serdes IP使用（一）：3G serdes

一个线速率为3.072G的，输入为20bit，输出为20bit的无协议无编码的4对serdes例程，参考时钟为153.6MHz
Vivado HLS学习（三）

接口综合有两种，一种是block-level interface protocol和port-level interface protocol。
让你的兼容代码不同的 FPGA

让我们以一个简单的例子，FIR 滤波器，来看看如何写出能适配不同型号 FPGA 的代码。
FPGA中的fast corner和slow corner是什么？

在FPGA的时序分析页面，我们经常会看到Max at Slow Process Corner和Min at Fast Process Corner，具体是什么含义呢？
Xilinx FPGA收发器参考时钟设计应用

本文基于可编程晶振SI570，就Xilinx FPGA收发器输入参考时钟的硬件设计及FPGA软件设计给出设计案例，供大家参考
FPGA设计中丢包逻辑的2种常用方法

在最近的工作中，又遇到了丢包逻辑的设计。突然想到在FPGA设计中，这是一个非常常见的功能，所以做一个简单的总结。
Petalinux实现qt程序输出

本教程涉及到linux版本下安装vivado(vitis)、qt和petalinux的安装。
Vivado HLS学习（二）

传统的C语言数据类型 以8为边界，即数据宽度为8的整数倍，比如32bit，64bit等，相比之下RTL数据的位宽即比较灵活
FPGA设计基础——数据同步

数据同步一般是指数据从不同时钟域之间传递的过程，是FPGA设计中的基础。数据同步中最常见的问题就是数据在同步过程中被改变
Vivado设置默认编辑器为Gvim的方法

在设计代码的时候，大部分人都是习惯于使用外部的编辑器进行设计，而不是使用vivado自带的编辑器
在 Vivado 将程序烧写固化到 flash

通常对FPGA下载程序时，会采用JTAG口下载，完成好HDL设计，并且验证无误后，对设计文件进行综合，布局布线以及生成比特流文件
Vivado HLS学习（一）

HLS现在应该算是比较成熟了，其最大的吸引力就是可以采用纯C/C++或者System C来对FPGA进行编程，相对于VHDL和Verilog更加容易上手
Xilinx AX7103 MicroBalze学习笔记——MicroBlaze AXI4 接口之 DDR 读写实验

AXI 协议是一种高性能、高带宽、低延迟的片内总线，具有如下特点
Vivado DDR4仿真

首先新建ddr的IP，具体每个参数的含义，可以参考之前写的《Virtex7 Microblaze下DDR3测试再右键》，打开IP的Example Design
Petalinux 一些常用命令备忘

工作中经常使用petalinux工具生成zynq的启动镜像，有些命令长时间不用容易忘记，有些命令太长记起来费劲
Xilinx AX7103 MicroBalze学习笔记——MicroBlaze 自定义 IP 核封装实验

本节介绍基于 MicroBlaze 的自定义 IP 核封装实验，实验任务是通过自定义一个呼吸灯 IP 核，来控制 LED 呈现呼吸灯的效果
FIFO的应用

这里重点介绍下FIFO和RAM不一样的地方，以及在工程使用中的一些问题。
AHB总线学习（一）

AHB相比于APB，强大的不是一点半点，其主要是针对高效率、高频宽以及快速系统模块而设计的。也可以通过AHB-APB桥来连接APB总线系统。