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瑞苏盈科专栏
我与瑞苏盈科板卡的开发故事

博客

一文看懂异步 FIFO 架构（二) 读写时钟独立的异步 FIFO

在本系列的前一部分中，我们看到了如何使用以下方法设计同步 FIFO一个双端口、非寄存输出 RAM。
Serdes系列总结——Xilinx serdes IP使用（三）——12G serdes

12.16512G的serdes，一个输入为64bit，输出为64bit的6664B编码的4对serdes例程，参考时钟为122.88MHz
FPGA的复位设计

无论是FPGA开发还是芯片开发，其中一个重要的环节就是复位设计，本文主要说明FPGA的复位设计
Vivado HLS学习（四）

数组在RTL中映射为memory，一般HLS会自动决定最合适的memory，但也支持通过RESOURCE指令具体的memory实现
FPGA Xilinx MMCM深入学习

研究7系列MMCME2_ADV原语，看能否自己对MMCME2_ADV封装，这样避免工程在不同器件及版本之间切换
如何实现FPGA的可重复性设计

满足设计中的时序要求本身可能很困难，所以生成 100% 可重复的时序设计似乎是不可能的。
ZYNQ PS与PL通信之DMA

本文先介绍集中PL与PS的通信方法，然后重点介绍通过DMA实现PS与PL通信。
一文看懂异步 FIFO 架构（一) 单时钟的异步 FIFO

FIFO 通常用于跨时钟域，因此是双时钟设计。换句话说，该设计使用两个时钟
Serdes系列总结——Xilinx serdes IP使用（二）——10G serdes

10.1376G的serdes，一个输入为64bit，输出为64bit的6664B编码的4对serdes例程，参考时钟为153.6MHz
RR调度的应用与方案

在FPGA的设计里，RR（Round-Robin）调度是一个非常重要的话题。所谓RR调度就是从多个队列中公平地选一个队列进行处理。
Vivado的DDS IP核使用以及混频操作

本实验要完成利用vivado中的DDS IP核对两个正弦波进行混频，实现数字下变频或者上变频。
Serdes系列总结——Xilinx serdes IP使用（一）：3G serdes

一个线速率为3.072G的，输入为20bit，输出为20bit的无协议无编码的4对serdes例程，参考时钟为153.6MHz
Vivado HLS学习（三）

接口综合有两种，一种是block-level interface protocol和port-level interface protocol。
让你的兼容代码不同的 FPGA

让我们以一个简单的例子，FIR 滤波器，来看看如何写出能适配不同型号 FPGA 的代码。
FPGA中的fast corner和slow corner是什么？

在FPGA的时序分析页面，我们经常会看到Max at Slow Process Corner和Min at Fast Process Corner，具体是什么含义呢？
Xilinx FPGA收发器参考时钟设计应用

本文基于可编程晶振SI570，就Xilinx FPGA收发器输入参考时钟的硬件设计及FPGA软件设计给出设计案例，供大家参考
FPGA设计中丢包逻辑的2种常用方法

在最近的工作中，又遇到了丢包逻辑的设计。突然想到在FPGA设计中，这是一个非常常见的功能，所以做一个简单的总结。
Petalinux实现qt程序输出

本教程涉及到linux版本下安装vivado(vitis)、qt和petalinux的安装。
Vivado HLS学习（二）

传统的C语言数据类型 以8为边界，即数据宽度为8的整数倍，比如32bit，64bit等，相比之下RTL数据的位宽即比较灵活
FPGA设计基础——数据同步

数据同步一般是指数据从不同时钟域之间传递的过程，是FPGA设计中的基础。数据同步中最常见的问题就是数据在同步过程中被改变