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FPGA布线拥塞主要原因及解决方法

在FPGA开发设计中，我们可能会经历由于资源占用过高的情况，例如BRAM、LUT和URAM等关键资源利用率达到或超过80%
ibert测试gth

在光纤通信开发中，ibert ip会经常用到，它不但可以用来测试误码，测试眼图，还可以通过调整参数使眼图达到比较理想的状态。
数字信号处理（一）：Xilinx Vivado DDS IP核设计实例

本文我们通过例化Xilinx公司的DDS IP核来产生混频器本振输入频率，并给出Modelsim仿真测试结果。
Xilinx：K7 DDR3 IP核配置教程

MIG IP控制器是Xilinx为用户提供的一个用于DDR控制的IP核，方便用户在即使不了解DDR的控制
FPGA开发技巧备忘录——modelsim独立仿真vivado平台工程

如果只是纯的.v文件仿真那很容易操作，主要是涉及到IP核，那么就必须要对vivado的IP核的库文件进行编译
FPGA设计中DFX的应用

在FPGA的设计中的DFX主要是包括可测试性设计和可维护性设计这2大点。最终的目的是快速定位板上问题和后期维护阶段日常巡检诊断。
一文看懂异步 FIFO 架构（三) 双时钟的异步 FIFO

该系列的第二部分描述了一种可能的双时钟设计的架构。在第三部分中，我们将探索另一种选择双时钟 FIFO 架构
RAM IP核简介及实验

一片RAM中分为许多小格，每一片容量为36k，根据设定的位宽决定了这片RAM可以存放分为几格
史上最全的SpinalHDL运行VCS+Vivado教程

本篇文章来源于微信群中的网友，分享下在SpinalHDL里如何丝滑的运行VCS跑Vivado相关仿真。
Serdes系列总结——Xilinx ibert IP使用

IBERT ip的设置非常简单，只要设置好serdes管脚对应的信息即可，生成的example直接是可以生成bit
资源和时序优化之一

对于搞FPGA的人来说，资源和时序的优化，应该是一个永恒的话题
一文看懂异步 FIFO 架构（二) 读写时钟独立的异步 FIFO

在本系列的前一部分中，我们看到了如何使用以下方法设计同步 FIFO一个双端口、非寄存输出 RAM。
Serdes系列总结——Xilinx serdes IP使用（三）——12G serdes

12.16512G的serdes，一个输入为64bit，输出为64bit的6664B编码的4对serdes例程，参考时钟为122.88MHz
FPGA的复位设计

无论是FPGA开发还是芯片开发，其中一个重要的环节就是复位设计，本文主要说明FPGA的复位设计
Vivado HLS学习（四）

数组在RTL中映射为memory，一般HLS会自动决定最合适的memory，但也支持通过RESOURCE指令具体的memory实现
FPGA Xilinx MMCM深入学习

研究7系列MMCME2_ADV原语，看能否自己对MMCME2_ADV封装，这样避免工程在不同器件及版本之间切换
如何实现FPGA的可重复性设计

满足设计中的时序要求本身可能很困难，所以生成 100% 可重复的时序设计似乎是不可能的。
ZYNQ PS与PL通信之DMA

本文先介绍集中PL与PS的通信方法，然后重点介绍通过DMA实现PS与PL通信。
一文看懂异步 FIFO 架构（一) 单时钟的异步 FIFO

FIFO 通常用于跨时钟域，因此是双时钟设计。换句话说，该设计使用两个时钟
Serdes系列总结——Xilinx serdes IP使用（二）——10G serdes

10.1376G的serdes，一个输入为64bit，输出为64bit的6664B编码的4对serdes例程，参考时钟为153.6MHz