博客

如何做好Verilog的代码检视（code review）

无论是FPGA还是ASIC的开发者，都或多或少地做过代码检视（code review）。
Vivado从此开始（进阶篇）读书笔记——跨时钟处理

在异步跨时钟域场合，对于控制信号（通常位宽为1bit）常使用双触发器的方式完成跨时钟域操作
Ultra96-V2 板子通信

Ultra96-V2 是基于 Linaro 96Boards Consumer Edition（CE）规范、基于 Arm 的 Xilinx Zynq UltraScale +™MPSoC 开发板。
提升设计性能的HDL编码方法

实现FPGA 设计最大性能化的一个重要因素是正确的RTL 编码设计。
set_input_delay如何约束？

今天我们就来详细分析一下，这个约束应该如何使用。
手撕IP核系列——Xilinx FIFO IP核-异步FIFO

以前从来没有这么细扣过，认识比较肤浅，通过几天对Xilinx IP核的仿制，对异步FIFO有了更深刻的认识。
怎么做单元仿真

无论是搞FPGA还是ASIC的工程师，都知道代码完成了要搞单元仿真（UT），但是怎么搞？
数字信号处理（二）：Xilinx FFT IP核详解（一）

Xilinx LogiCORE IP快速傅立叶变换核实现了Cooley-Tukey-FFT算法，这是计算离散傅立叶变换（DFT）的有效方法
AMD Xilinx KR260入门指引

kr260已经推出，出货周期20周以上，这里给大家总结一个资料阅读路径
FPGA中应用LVDS信号

FPGA开发中经常会用到LVDS信号，本文分别介绍intel fpga和xilinx fpga的LVDS信号处理方法。
基于Xilinx的时序分析与约束（2）----基础概念（上）

数字电路根据逻辑功能的不同特点，可以分成两大类：组合逻辑电路与时序逻辑电路
RTL与HLS强强联合打造FPGA新开发之路

Vitis HLS是Vitis AI重要组成部分，所以我们将重点介绍Vitis HLS。
JESD204接口调试总结——Xilinx JESD204B数据手册的理解

JESD204B 标准中定义的确定性延迟机制要求多帧大小大于链路上的最大可能延迟。
FPGA Xilinx HLS hls_math.h库

在HLS中使用ap_fixed数据类型，可以结合硬件特性，很好的控制位宽
Zynq MPSoC裸机多中断运行

如果遇到使用多个中断的情况该如何处理中断函数呢？下面以dma和axi gpio为例进行说明。
手撕IP核系列——Xilinx FIFO IP核-同步FIFO

同步FIFO中的一些关键信号说明
工程师经验分享——FPGA如何入门

最近看到很多人问FPGA如何入门，或者如何学习的问题，突然想起自己刚工作的时候，部门的培养还是做的很不错的
手撕IP核系列——Xilinx FIR IP核之一

在Xilinx和Intel平台的FPGA中提供了给我们各种各样的IP核，这些IP核都是厂家的成熟设计，使用起来也非常的方便
基于FPGA的硬件加速之路

用FPGA来做硬件加速，也有十年的时间了，最近我在回顾这些年的项目经历时，突然有了一个想法
FIFO 最小深度计算

当我们需要在两个模块之间进行数据的传输，并且两个模块的时钟是不同的，当一定数量数据传输时为了避免数据出现丢失