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FPGA Xilinx HLS hls_math.h库

在HLS中使用ap_fixed数据类型，可以结合硬件特性，很好的控制位宽
Zynq MPSoC裸机多中断运行

如果遇到使用多个中断的情况该如何处理中断函数呢？下面以dma和axi gpio为例进行说明。
工程师经验分享——FPGA如何入门

最近看到很多人问FPGA如何入门，或者如何学习的问题，突然想起自己刚工作的时候，部门的培养还是做的很不错的
手撕IP核系列——Xilinx FIR IP核之一

在Xilinx和Intel平台的FPGA中提供了给我们各种各样的IP核，这些IP核都是厂家的成熟设计，使用起来也非常的方便
基于FPGA的硬件加速之路

用FPGA来做硬件加速，也有十年的时间了，最近我在回顾这些年的项目经历时，突然有了一个想法
FIFO 最小深度计算

当我们需要在两个模块之间进行数据的传输，并且两个模块的时钟是不同的，当一定数量数据传输时为了避免数据出现丢失
FPGA布线拥塞主要原因及解决方法

在FPGA开发设计中，我们可能会经历由于资源占用过高的情况，例如BRAM、LUT和URAM等关键资源利用率达到或超过80%
ibert测试gth

在光纤通信开发中，ibert ip会经常用到，它不但可以用来测试误码，测试眼图，还可以通过调整参数使眼图达到比较理想的状态。
数字信号处理（一）：Xilinx Vivado DDS IP核设计实例

本文我们通过例化Xilinx公司的DDS IP核来产生混频器本振输入频率，并给出Modelsim仿真测试结果。
Xilinx：K7 DDR3 IP核配置教程

MIG IP控制器是Xilinx为用户提供的一个用于DDR控制的IP核，方便用户在即使不了解DDR的控制
FPGA开发技巧备忘录——modelsim独立仿真vivado平台工程

如果只是纯的.v文件仿真那很容易操作，主要是涉及到IP核，那么就必须要对vivado的IP核的库文件进行编译
FPGA设计中DFX的应用

在FPGA的设计中的DFX主要是包括可测试性设计和可维护性设计这2大点。最终的目的是快速定位板上问题和后期维护阶段日常巡检诊断。
一文看懂异步 FIFO 架构（三) 双时钟的异步 FIFO

该系列的第二部分描述了一种可能的双时钟设计的架构。在第三部分中，我们将探索另一种选择双时钟 FIFO 架构
RAM IP核简介及实验

一片RAM中分为许多小格，每一片容量为36k，根据设定的位宽决定了这片RAM可以存放分为几格
史上最全的SpinalHDL运行VCS+Vivado教程

本篇文章来源于微信群中的网友，分享下在SpinalHDL里如何丝滑的运行VCS跑Vivado相关仿真。
Serdes系列总结——Xilinx ibert IP使用

IBERT ip的设置非常简单，只要设置好serdes管脚对应的信息即可，生成的example直接是可以生成bit
资源和时序优化之一

对于搞FPGA的人来说，资源和时序的优化，应该是一个永恒的话题
一文看懂异步 FIFO 架构（二) 读写时钟独立的异步 FIFO

在本系列的前一部分中，我们看到了如何使用以下方法设计同步 FIFO一个双端口、非寄存输出 RAM。
Serdes系列总结——Xilinx serdes IP使用（三）——12G serdes

12.16512G的serdes，一个输入为64bit，输出为64bit的6664B编码的4对serdes例程，参考时钟为122.88MHz
Serdes系列总结——Xilinx serdes IP使用（二）——10G serdes

10.1376G的serdes，一个输入为64bit，输出为64bit的6664B编码的4对serdes例程，参考时钟为153.6MHz