本文缕缕时钟到底是哪来的，以及要起什么作用
双fifo流水线实现3x1024数组数据按列相加
本文主要介绍使用AXI4S（AXI4-Stream）接口的视频IP细节。
在Petalinux配置工程时，会遇到如下类型文件系统。常用的有INITRAMFS、INITRD和EXT4
在Windows下Vivado默认使用的是2线程，编译较慢。可改为32线程使Vivado可使用更多计算机资源，以加快编译速度
本文讨论了一种 FIFO 设计风格以及在进行异步 FIFO 设计时必须考虑的重要细节
这里介绍一个曾经遇到的案例:软复位处理不当导致寄存器通路挂死的问题
<p>本文将介绍如何在Vivado中将代码编辑器绑定为第三方编辑器——Vscode</p>
通过MATLAB生成一个COE文件，文件内容为一个周期的正弦波与余弦波
同TX链路一样，RX的复位模式也是包含两种操作，这部分设置都一样
本篇博客记录移植yolov5模型的整个过程
在前面的文章中介绍过复位设计，本文说下软复位设计的一些事情。那何为软复位？
本文将结合ip example工程来理解transceiver的复位，通过学习记录，力求将其复位过程理解通透
在平时工作中，经常会听到哪个FPGA或者某个芯片包含了几百万门，每次听到这种数字，很多FPGA工程师都会一愣一愣的
FPGA职业生涯可以怎么划分？是很多刚入门的FPGA新手们很陌生的一个话题。
在数字系统设计中，我们传统上都认为，应该对所有的触发器设置一个主复位，这样将大大方便后续的测试工作
Transceiver的环回功能对于调试和定位问题非常重要。环回有四种模式
Vivado hls工具与Vitis统一软件平台的出现和发展，突破了以往使用FPGA进行设计时，使用语言HDL语言进行设计实现的瓶颈
从IP核的时钟配置来学习transceiver的参考时钟架构细节
通过阅读IP手册可以知道，该IP支持的很多种浮点数计算，今天主要介绍最简单的加法操作
