FPGA职业生涯可以怎么划分？是很多刚入门的FPGA新手们很陌生的一个话题。
在数字系统设计中，我们传统上都认为，应该对所有的触发器设置一个主复位，这样将大大方便后续的测试工作
Transceiver的环回功能对于调试和定位问题非常重要。环回有四种模式
Vivado hls工具与Vitis统一软件平台的出现和发展，突破了以往使用FPGA进行设计时，使用语言HDL语言进行设计实现的瓶颈
从IP核的时钟配置来学习transceiver的参考时钟架构细节
通过阅读IP手册可以知道，该IP支持的很多种浮点数计算，今天主要介绍最简单的加法操作
说到 FPGA ，不得不提的是存储器，当我们做相关项目时，经常会遇到存储数据的问题
在使用vivado的过程中，如何添加设计文件？
书本中对于RAM的三种操作读优先级、写优先和保持使用等效的verilog来描述
使用zynq去做一些AD/DA的操作时候有些只支持三线制的SPI那么我们如何使用PS端的控制器EMIO到PL端实现3线制呢？
在FPGA的设计中，不可避免的会用到FIFO和RAM这2个基本单元
本文将介绍将KV260上红色SOM换成K26 SOM后，如何从EMMC启动Linux。
今天给大家简单讲讲基带接收机中的信道均衡技术，主要取材于sharetechnote
最近要开发JESD204B协议，需要用到Xilinx的JESD204 IP核，记录一下申请此IP核的过程
在Vivado的界面中，有个RTL ANALYSIS->Open Elaborated Design的选项，可能很多工程师都没有使用过
对控制集百分比的说明（适用于7系列FPGA和UltraScale FPGA）如下表
通过Vivado 自带的ibert工具可以对FPGA的GT进行板机的硬件调试。
模数转换器几乎消除了所有的模拟前端组件，射频/中频采样率高达4GHz
我们以MEMORY为例，在Vivado中可以通过下面四种方式调用FPGA中的存储单元
让我们从触发器开始，所有触发器都有一个围绕活动时钟沿的建立（setup time）和保持窗口（hold time）
