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博客

Xiinx 7系列FPGA收发器架构之收发器和工具概述（一）

本博文主要对GTX/GTH收发器进行总体概述。
Vitis开发（一）：Vivado启动vitis

Vitis是Xilinx SDK的继承开发工具，从Vivado 2019.2版本开始启用
值得收藏的FPGA代码命名规范？

随者FPGA设计的日益复杂，设计实践、方法和流程逐渐成为重要的成功因素
Xilinx FPGA资源解析与使用系列——Transceiver（十一）transceiver与用户数据的接口

本文主要讲transceiver与用户逻辑数据的接口
ZYNQ Vitis AI的开发流程

Vitis-AI在边缘计算设备的AI全栈部署框架中扮演了编译器端与后端的角色，接收前端 DNN 框架训练后的网络参数IR
DDR3 控制器设计（7）——DDR3 的用户端口读写模块设计

在之前设计的 DDR3 控制器的基础上，添加用户写、读模块，便于在用户端更容易的对 DDR3 进行写读控制
Vivado无法双击打开xpr工程文件的解决办法

之前安装的Vivado 2018.3，最近装了Vivado 2020.2，然后就没法双击打开xpr工程文件了
Xilinx FPGA资源解析与使用系列——Transceiver（十）PRBS、RX Equalizer、CDR

我们主要关注的是TXDIFFCTRL 摆幅、Pre-Emphasis 预加重、Post-Emphasis 去加重
MIPI-DSI概述

新的DSI-2协议定义了两个高速串行数据传输接口选项
DDR3 控制器设计（6）——DDR3 的读写模块添加 FIFO 接口设计

在读写模块的基础上添加 FIFO 接口，包括写指令 FIFO、写数据 FIFO
VIVADO的综合属性ASYNC_REG

跨时钟域设计（CDC）是个老生常谈的问题，各种笔面试都很喜欢考。其场景很多很杂
Vivado的报错：Opt 31-67

最近遇到了一个vivado的报错，也算是一个比较低级的错误了，但是有值得思考的地方，这里分享下。
Xilinx FPGA资源解析与使用系列——Transceiver（九）TX buffer使用和旁路

在GTX/GTH收发器 TX链路中有两个内部并行时钟作用于PCS：PMA并行时钟(XCLK)和TXUSRCLK时钟域
Xilinx Arch PCIE卡

FPGA开发，虽然说行业应用千奇百怪，但是回归到平台设计这款，对外无非接口，对内无非片内总线
DDR3 控制器设计(5)——DDR3 的仲裁读写操作设计

在实验的基础上添加一个仲裁模块，控制写读指令的执行。
Vivado切换使用modelsim打不开解决办法

vivado软件切换使用modelsim仿真时，如果出现如下图所示情况
Windows上快速部署Vitis HLS OpenCV仿真库

在 2019.2 以上的版本中AMD-Xilinx去除了对 OpenCV 的库函数的直接支持，需要我们手动搭建一个OpenCV
Vivado的Abstract Shell功能（二）

本文主要介绍三个部分：DFX的基本流程、AS的环境搭建、AS的具体执行
Vivado的Abstract Shell功能（一）

Abstract Shell最大的优势是除第一次外，后续可以减少bit的生成时间
Xilinx FPGA资源解析与使用系列——Transceiver（八）transceiver管脚位置

在看手册时，看到最后写到了transceiver的资源信息和位置信息