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[Vivado那些事儿]将自定义 IP （HDL）添加到 Vivado 模块设计（Block Design）

使用Vivado Block Design设计解决了项目继承性问题，但是还有个问题
FPGA设计中如何防止信号被优化

在FPGA开发调试阶段，经常遇到这样的情况，需要临时添加信号，观察信号变化
RFSoC应用笔记 - RF数据转换器（16）：API使用指南之系统设置相关函数

本文主要介绍关于RF数据转换器的系统配置函数的相关使用方法。
从FPGA说起的深度学习（二）

本文介绍使用 FPGA 实现深度学习的技术
ZYNQ中的接口

Zynq PS 实现了众多接口，既有 PS 和 PL 之间的，也有 PS 和外部部件之间的
带你快速入门AXI4总线--AXI4-Stream篇（2）：XILINX AXI4-Stream接口IP源码仿真分析

Vivado在打包IP核的时候提供了AXI4-Stream的接口，接下来分别例化两个IP
从FPGA说起的深度学习（一）

本文将解释“什么是深度学习”和“使用 FPGA 进行深度学习的好处”
Zynq实现二层网络加密转发

本次设计选用了两块ZYNQ开发板，ZYNQ支持双千兆网卡，操作系统为linux
FPGA 时序约束 二 ：创建时钟和时钟不相关约束

创建时钟是针对代码中主时钟而言，创建时钟之前需要知道代码中的主时钟都是什么
RFSoC应用笔记 - RF数据转换器（15）：API使用指南之Libmetal与结构体说明

本文介绍了RFSoC RF 数据转换器的 RFdc 驱动程序的结构体的部分
带你快速入门AXI4总线--AXI4-Lite篇（2）：XILINX AXI4-Lite接口IP源码仿真分析（Slave接口）

在这篇文章中，我们照葫芦画瓢，也打包2个AXI4-Lite接口的IP，来对其的仿真和原始代码学习一番
Petalinux下SATA接口设计

Zynq UltraScale+ MPSOC在PS侧扩展了PS-GTR接口，可以灵活的支持PCIe、SATA和USB3.0连接
JESD204接口调试总结——JESD204+In-system-ibert

之前我们在讲serdes的时候讲到了使用in-system-ibert来进行眼图的扫描
带你快速入门AXI4总线--AXI4-Stream篇（1）：AXI4-Stream总线

该系列先对AXI4-Stream协议及其使用做一个简单的介绍
使用 AXI CDMA 制作 FPGA AI 加速器通道

本项目主要是设计AI加速器，利用Xilinx的CDMA加载权重，输入到PL区的Block Ram
RFSoC应用笔记 - RF数据转换器（14）：RFSoC自动增益控制与NCO跳频功能

本文概述了如何在系统中使用RFSoC 射频数据转换器的自动增益控制和NCO跳频功能。
FPGA 时序约束一：如何查看时序错误

一个设计的时序报告中，design run 时序有红色，裕量（slack）为负数时
FPGA ISP SmartBlur去噪

这个算法对图像有一定的包边去噪效果，在FPGA上实现起来复杂度较低
RFSoC应用笔记 - RF数据转换器（13）：RFSoC多块同步功能

本文概述了如何在系统中使用RFSoC 射频数据转换器的多块同步功能。
Xilinx 7系列FPGA PCB设计指导（五）

PCB设计人员可以使用本章中的分析和示例来辅助此类通道的设计