本项目主要是设计AI加速器，利用Xilinx的CDMA加载权重，输入到PL区的Block Ram
本文概述了如何在系统中使用RFSoC 射频数据转换器的自动增益控制和NCO跳频功能。
一个设计的时序报告中，design run 时序有红色，裕量（slack）为负数时
这个算法对图像有一定的包边去噪效果，在FPGA上实现起来复杂度较低
本文概述了如何在系统中使用RFSoC 射频数据转换器的多块同步功能。
PCB设计人员可以使用本章中的分析和示例来辅助此类通道的设计
最近看手底下的小伙子们写代码，对于跨时钟域的处理极度的不规范
打开控制面板-网络与Internet-更改适配器设置-选择需要共享的网络
重定时和流水线是强大的技术，广泛应用于当今的 FPGA 综合工具中
本文主要对RFSOC的上电顺序、TDD 模式、比特流重配置等内容进行介绍
SRIO的协议有一千来页，一个初学者是不可能一开始就去读协议的
本文提供了一些管理信号衰减的指南，以便为给定的应用获得最佳性能
在设计中的关键路径发现某个寄存器具有高扇出和高延迟时，使用寄存器复制是个不错的实现时序收敛的方法
本文介绍FPGA SelectIO信号设计。提供了选择I/O标准、拓扑结构和终端的一些策略
1588大多是走在报文中，主要通过一些报文交互来完成同步过程
今天讲一讲FPGA单独下载固化文件的几种方式
最近研究vivado里的时序分析路径时，发现了3个很有意思的问题
本章介绍7系列FPGA的配电系统（PDS）
本文介绍一些计数器的常用方法和注意点
UltraScale器件中时钟管理模块(CMT)包含mixed-mode clock manager (MMCM) 和phase-locked loops (PLLs)
