FPGA的底层资源主要有CLB基本逻辑单元、Block RAM、Distributed RAM(分布式)
这篇文章将讨论 verilog 中一个重要的结构---- always 块（always block）。
在FPGA设计中，我们通常采用的都是“自顶向下”的设计方法，即现有顶层设计，再有细节设计。
在verilog 中可以实现的数字电路主要分为两类----组合逻辑电路和时序逻辑电路
在进行 Verilog 设计中，一般会考虑三个基本参数：速度、面积、功耗
科技即生产力，最近，OpenAI 发布了 ChatGPT，在各大论坛和许多网站上受到了广泛关注
在本文中，我们将结合这些层来创建一个完整的推理函数
FPGA的实现过程可以对综合后生成的网表进行逻辑综合优化、以及布局、布线方面的优化
这篇文章将讨论如何在 verilog 中使用不同的运算符，这些运算符提供了一种在 verilog 设计中处理数字数据的方法
通过本文的阅读，您将了解如何抢先一步，使用FPGA来加速深度学习计算
FPGA设计中常见的一个场景就是逻辑需要查存放在外部DDR中的表项，如果查外部DDR中的表项是性能瓶颈点怎么办呢？
此 API 函数为请求的 RF-ADC 设置抽取因子，并根据抽取因子更新 FIFO 写入宽度
本文使用官方BSP，直接创建工程。此步骤根据自己的需求进行建立
本文借鉴网上常见的远程更新QSPI FLASH的相关示例，对表贴式SD卡的应用程序进行了在线更新的操作适配
在本文中，我们将实现其余未实现的层：全连接层、池化层和激活函数 ReLU。
在之前的学习当中，我们已经学习了Vivado的基本操作，接下来我们将继续学习软件的下板验证过程
本文所述的内容均以使用Xilinx器件为前提，不需要进行修改
IOBUF这个原语在Xilinx的原语手册有说明，主要作为三态端口使用
接slave接口篇，本文继续打包一个AXI4-Full-Master接口的IP，学习下源码，再仿真看看波形
搞FPGA的人可能都遇到过这样的问题：以前对外发布的版本的代码找不到了
