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在本文中，我们将实现其余未实现的层：全连接层、池化层和激活函数 ReLU。

在之前的学习当中，我们已经学习了Vivado的基本操作，接下来我们将继续学习软件的下板验证过程

本文所述的内容均以使用Xilinx器件为前提，不需要进行修改

IOBUF这个原语在Xilinx的原语手册有说明，主要作为三态端口使用

接slave接口篇，本文继续打包一个AXI4-Full-Master接口的IP，学习下源码，再仿真看看波形

搞FPGA的人可能都遇到过这样的问题：以前对外发布的版本的代码找不到了

传递的 Mixer/NCO 设置用于更新相应的块级寄存器。 使用新值更新驱动程序结构体

本文写AXI4-Full接口。AXI4-Full接口的源码基本与AXI4-Lite接口的源码一致

在 Linux 系统中，在众多的指令中，对于 FPGA/IC 开发设计人员来说，使用指令最多的就是对文件和目录进行操作

本文主要介绍关于RF数据转换器的ADC和DAC均适用的状态指示函数的相关使用方法

本文主要介绍关于RF数据转换器的DAC状态指示函数的相关使用方法

IP报文的头部中有一个checksum字段，一般都知道这个字段的含义

这篇文章主要介绍了 Verilog 在 FPGA 设计中的概念和使用方法

AXI4 相对复杂，但 SOC 开发者必须掌握

1、建立工程，2、编译工程，导出xsa文件，3、建立petalinux工程

srio 的IQ接口都是基于axistream的，以前没怎么用过axistream的接口

AXI 表示 Advanced eXtensible Interface（高级可扩展接口），它是由 Arm 定义的接口协议

在本文我们将生成AXI4-Lite_Master接口的IP来对其解析

UART即通用异步收发器，是一种通用的串行、异步通信总线

本节讨论 PS 和 PL 之间的连接，并探讨如何使用这些连接