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异步fifo为什么读空了?

在一个跨异步时钟的设计中,数据需要从A时钟域同步到B时钟域

验证必备:AMBA4 SystemVerilog Asseration

今天给大家推荐下ARM自家所推出的BP063 AMBA4 SVA组件

IP库新增10多个功能IP

本文涵盖了从初学者到专家级别的FPGA 项目及IP。所有 FPGA 项目都带有开源的源代码。

GD(兆易创新)系列FLASH进行FPGA和ZYNQ配置固化相关操作

本文主要针对使用GD(兆易创新)系列的FLASH做启动配置片时,遇到的相关问题进行简单整理复盘

从FPGA说起的深度学习(八)-数据并行性

在本文中,我们将提取推理内核的数据并行性

基于AI引擎的软决策QAM解调器设计本文描述了在Versal™ AI Core设备上实现最大对数似然比(LLR)的计算算法。
机器人视觉系统组成及定位算法

机器人研究的核心就是:导航定位、路径规划、避障、多传感器融合

Vitis AI:编译PetaLinux 踩坑汇总

最近开发的项目要用到zcu106,之前没怎么接触过嵌入式开发,结果在配置的过程中踩了不少坑

计算机视觉:你必须了解的图像数据底层技术

本文具体介绍一下计算机视觉的工作流程

FPGA经验谈系列文章——时序不过怎么办

跟FPGA打交道这么多年,多多少少总会碰到一些时序问题

在 FPGA 上快速构建 PID 算法

作为一名工程师,在项目实施阶段多多少少会遇到需要使用控制理论的应用程序。

Vivado的五种仿真模式和区别

本文介绍vivado 的仿真模式

MIPI摄像头工程=7系列FPGA + OV5640(MIPI) + 15 分钟 + VITIS

本文介绍7系列FPGA使用电阻网络实现MIPI电平的例子

基于 FPGA 的低成本、低延时成像系统

本文介绍一下使用FPGA实现低延迟的成像系统

Vivado中Aurora IP core调用

Aurora 协议是Xilinx公司针对高速传输开发的一种可裁剪的轻量级链路层协议

从FPGA说起的深度学习(七)-循环并行化

在本文中,我们将循环并行化应用于先前任务并行化的推理内核,并平衡层与层之间的执行时间

set_input_delay中-add_delay的作用

在设置input_delay时,我们经常会使用下面的方式

Vivado中常用TCL命令汇总

本文将介绍在Vivado中常用的TCL命令,并对其进行详细说明,并提供相应的操作示例。

如何用 Vitis HLS 实现 OpenCV 仿真

这次选择中值滤波这个常规算法作为演示算法。算法原理很简单,我们先介绍均值滤波

基于掩码的轮询调度方案以应用场景

这里介绍一种新的公平调度方案,和前面的方案相比,最大的特点是不缓存数据