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ADC也分很多类，你知道几种？

在如今的电路设计中，绝大部分的场景都是数字和模拟的混合电路设计
Vivado爬坑指南（2）

在xilinx zcu104开发板中，可以对FMC的电压进行调整，从而调整了FMC引脚的输出电压
你的反压是怎么设计的？

本文介绍几种常见的反压方式，并给出他们的一些优缺点
在 FPGA 上通过 2D CNN 进行高效视频理解的 TSM 网络

在这个项目中，将在线和离线 TSM 网络部署到 FPGA，通过 2D CNN 执行视频理解任务
【Vivado那些事儿】动态时钟的使用

时钟是每个 FPGA 设计的核心。如果我们正确地设计时钟架构
Vivado爬坑指南（1）

作为一名刚入坑的新手小白，我将分享自己的一些建议
获取Xilinx FPGA芯片IDCODE的4种方法（支持任何FPGA型号）

本文介绍Xilinx所有FPGA芯片型号IDCODE的获取方法
2D 中值滤波算法实现使用高级综合HLS，开发 2D 中值滤波器算法 (HLS)
ZYNQ 读写SD卡——FPGA Vitis篇

本实验介绍如何使用Xilinx ZYNQ芯片在SD卡上读写文件
hash算法在FPGA中的实现（完）——hash链表的删除

本文主要讨论FPGA如何删除链表
在Vitis上对AlveoU280进行初步配置以及案例测试

这里给出一个Vitis总的安装文档
KV260（一）运行AI Box

KV260板卡支持vitis-ai，文档相对比较丰富，在GitHub上有很多例程源码
Vivado 安装后添加芯片型号方法

打开vivado，选择help，点击Add Design Tools or Devices
RTL与HLS强强联合打造FPGA新开发之路

Vitis HLS是Vitis AI重要组成部分，所以我们将重点介绍Vitis HLS
Xilinx .coe文件格式总结xilinx中的.coe文件主要用于对ROM/RAM的初始化，以及用于存储滤波器系数
hash算法在FPGA中的实现（三）——hash表项的插入

在前面的文章中主要介绍了hash表及其链表的结构，同时说明了如何读取表项
Vitis下载安装尝试首先本次下载主要使用的是linux系统，所以我们先看一下Vitis支持的linux版本
FIFO设计（Verilog）

为了应付找工作的需要，打算学习一些fifo相关的内容，首先是从fifo的设计开始
同步 FIFO、LIFO/Stack

在这篇文章中，展示了一个简单的 RTL 同步 FIFO
AMBA4——“无聊的”Narrow transfers

AMBA总线无论FPGA还是ASIC，应该都是比较常用的一组总线协议