前面modelsim已经仿真成功了DDR3的初始化
有一个数据需要从A时钟域同步到B时钟域，数据位宽是512bit的
本文将介绍如何清理Vivado工程，并避免缺失必要的文件。
本文将要介绍一下Vivado的综合参数设置
在生成example的时候，vivado就自带仿真激励的
本文主要介绍Vivado布线参数设置
AMD 128核心/256线程EPYC 9754处理器独家测试
异步FIFO通常用于跨时钟域处理，是逻辑设计常用基础模块
本文将介绍Vivado增量编译的基本概念、优点、使用方法以及注意事项
查看MIG IP输出的init_calib_complete信号
FIFO：First in, first out，先进先出；其主要作用是：数据缓存
内置校准: DDR3和DDR4控制器通常具有内置的校准机制
本文主要是记录MAC在RGMII接口中的设计。
Vivado综合工具支持多种属性设置，可以在RTL文件或XDC文件中进行设
本文将介绍如何在FPGA上快速搭建以太网
话说之前从来没有使用过DDR，工作中的项目都是流式处理的
本文将介绍Vivado综合工具支持的常用属性设置，并给出了Verilog示例
格雷码是一种反射二进制码编码方式
本文将介绍Vivado综合工具支持的常用属性设置
本文介绍如何通过XPM调用URAM，并让级联URAM获得最佳时序性能
