本文介绍多参考设计软件的语言模板
时序场景如下图所示，clk0和clk1两个时钟输入，经过BUFGMUX后，输出到后面的逻辑
今天介绍一下Cordic算法和Xilinx的Cordic IP。
在以往的项目中，要控制FPGA内部某个信号的值，往往是通过配置寄存器来实现的
组合逻辑环路：指组合逻辑的输出信号不经过任何时序逻辑电路（FF等）
AMD 的专利详细介绍了一种方法，即放弃中央处理器，用多个小芯片取代单个硅块
Ubantu系统中vivado安装及配置
本文以开发板A和开发板B为例，介绍如何实现一套FPGA工程无缝兼容两款管脚不同的板卡？
本文将详细介绍FPGA中除法运算的多种实现方法
该项目介绍了如何在 PL 中的 HDL 与 FPGA 中的处理器上运行的嵌入式 C 之间传输数据的基本结构
聊一聊“FPGA中乘法运算的N种实现方式”
FPGA一共有2个RGMII接口，其中A接口外接一个PHY后通过RJ45连接网线
本文将介绍浮点数和定点数的概念、表示方法及应用实例
今天我们来聊一聊verilog中的“有符号数”和“无符号数”
XILINX高速收发器GTX/GTH高速串行通信的收发器，它可以支持多种协议
本文梳理在无线通信中，物理层通常会包含哪些内容，以及如何落地实现
UART 是一种旧的串行通信机制，但仍在很多平台中使用
FPGA开发过程中，离不开时序约束，那么时序约束是什么？
我们知道正常的调试器/下载区的JTAG接口可以兼容很多芯片
硬件在分配PCIE的管脚的时候，没有分配到xilinx推荐的对应的管脚上，如何处理呢？
