作者： 硬码农二毛哥，文章来源： 硬码农二毛哥微信公众号
vdma是zynq开发过程中经常使用的模块，摄像头输出图像数据进入vdma，通过vdma将数据搬运到PS。在没有摄像头的情况下需要使用图像源来调试vdma，有两种方法产生图像源，一种 是使用xilinx的ip，另一种是自己编写图像源，本文介绍如何自己编写AXI4-Stream slave类型的图像源。
系统框图
图像源经过AXI4-Stream Subset Converter模块进行信号宽度变换，进入vdma,vdma的M_AXI_S2MM接口与PS连接。
VDMA 接口时序
vdma接口
vdma 接口主要由以下四种，其中图像数据通过Data Stream In进入vdma。
Data Stream In
Data Stream In信号类型为AXI4-Stream slave，如下图所示，其中m_axis_video_tuser相当于图像的帧同步，m_axis_video_tlast相当于图像的行同步。
时序如下图所示，在每一帧的开始帧同步使能，开始发出第一个像元，每一行最后一个像元输出时，m_axis_video_tlast使能。
当做图像源时，m_axis_video_tready为输入信号，其他都为输出信号。其他信号都要在m_axis_video_tread为高时，才能正常输出。
图像源
用代码完成1280x760的图像源。
输入信号：s_axis_video_tready
输出信号：s_axis_video_tdata[23:0],s_axis_video_tvalid,s_axis_video_tuser,s_axis_video_tlast
在s_axis_video_tready为高时，开始输出第一行图像，输出1280个s_axis_video_tdata信号，s_axis_video_tuser作为帧同步信号，输出图像第一行的第一个像元时为高电平，当输出一行的最后一个像元时s_axis_video_tlast输出高电平。一共输出760行。s_axis_video_tdata输出时，s_axis_video_tvalid为高电平，s_axis_video_tvalid作为像元使能信号。
在每行数据输出后，要设置一定的行与行间隔。完成一帧图像输出后，循环发下一帧。
Vitis中测试图
在Vitis中可以观察内存中的数据，在设计图像源时，交替产生两种不同的图像源，在内存中观察两种图像数据是否与设计一致，判断vdma是否正常运行。
