FPGA设计中如何防止信号被优化

本文转载自： 硬码农二毛哥的CSDN博客

本文分别对quartus和vivado防止信号被优化的方法进行介绍。

为什么要防止信号被优化

在FPGA开发调试阶段，经常遇到这样的情况，需要临时添加信号，观察信号变化，用来定位代码中存在的问题，很多时候这些临时添加的信号会被综合工具优化掉，为了防止这种情况的发生，可以使用添加虚拟引脚(quartus)和代码中添加属性(vivado)。

下面分别对两种方法进行说明，在原有代码中加入如下代码，观察cnt信号是否被优化，能否通过逻辑分析仪进行观测。

reg [3:0] cnt;
always@(posedge clk,negedge locked)
begin
if(!locked)
cnt <= 4'd0;
else
cnt <= cnt + 1'b1;
end

Quartus中如何设置虚拟引脚

在quartus中加入上述代码后，将cnt信号设置成输出引脚。下面将cnt信号设置为虚拟引脚。

方法1：

在qsf文件中添加如下内容：

set_instance_assignment -name VIRTUAL_PIN ON -to cnt[0]
set_instance_assignment -name VIRTUAL_PIN ON -to cnt[1]
set_instance_assignment -name VIRTUAL_PIN ON -to cnt[2]
set_instance_assignment -name VIRTUAL_PIN ON -to cnt[3]

编译后，添加signal tap，cnt信号可以添加，说明没有被优化。

方法2：

将cnt信号设置成输出后，打开Assignment Editor，进行如下设置。

Vivado中防止信号被优化

在代码中加入(* dont_touch = "true" *) 。

(* dont_touch = "true" *) reg [3:0] cnt;
always@(posedge clk,negedge locked)
begin
if(!locked)
cnt <= 4'd0;
else
cnt <= cnt + 1'b1;
end

重新编译后，使用ila观测cnt，ila中有信号，证明信号没有被优化。