本文转载自： OpenFPGA
想拥有自己的Verilog IP库吗？设计时一个快捷键就能集成到自己的设计，酷炫的设计你也可以拥有！
每个公司应该都会维护属于自己公司风格的IP库，作为个人学习或者持续使用的方式，这种方法很有用。今天肯定不是分享我司的IP库，而是一个开源库，每个人都可以使用、维护或者修改，当然作为学习（多人维护）也是不可多得的资料。把该库集成到自己常用的文本编辑器（Sublime\VScode\Vim等等）可以很快完成代码设计。
简介
这是verilog/systemverilog 可综合模块的集合。
所有代码在典型的 FPGA 和主流 FPGA 供应商中都具有高度可重用性。
可以出于任何目的对文件进行重新混合、转换和构建，甚至是商业用途。
但是必须提供创作者的姓名并与原始作品相同的许可。
工程链接
https://github.com/pConst/basic_verilog
详细介绍
文件夹外的文件根据文件名很容易判断其用途，下面着重介绍文件夹内部文件：
注1：cookbook:类似技巧大全的意思
这里还有一个TCL脚本文件，再简单介绍一下：
注2：Avalon:ALTERA公司FPGA内部使用的总线，下图是典型Altera FPGA系统
其他模块说明
今天只介绍了一个项目，这个项目可以给大家提供一个思路尤其对于没有工作或者刚入门不久的同行，自己在编写代码时要想着可继承性，这样在以后做类似项目时可以借用，并且长期维护一个代码对于这个模块的理解有很大帮助。
最后，还是感谢各个大佬开源的项目，让我们受益匪浅。后面有什么感兴趣方面的项目，大家可以在后台留言或者加微信留言，今天就到这，我是爆肝的碎碎思，期待下期文章与你相见。
