作者：Juergen Jaeger，西门子 EDA 原型设计产品战略总监
在AI系统对数据处理能力持续增长的需求驱动下，承担当今前沿IC设计任务的研发团队，正广泛借助硬件辅助验证（Hardware-Assisted Verification, HAV）技术来推进工作——涵盖SoC的开发、运行于SoC之上的软件构建，以及完整的系统级验证与确认。硬件加速技术作为硬件辅助验证领域中更为传统、以硬件验证为核心的技术手段，能够基于RTL代码，为特定IC设计构建可执行模型。这一可执行模型赋予设计团队对设计功能的全面可观测性，使其能够深入调试芯片设计、及时修正问题，并在设计进入版图规划与流片制造阶段之前，充分验证其功能是否符合设计规格要求——最终，将这份经过验证的设计转化为实体芯片。
另一项相对新兴的硬件辅助验证技术——基于FPGA的原型验证——在硬件可观测性上相较于硬件加速技术做出一定妥协，以此换取更高的执行速度。凭借较硬件加速技术提升5至10倍的性能优势，基于FPGA的原型验证使软件团队能够在芯片设计完成流片、实体芯片尚未就绪之前，便着手开展固件乃至应用程序的开发工作，并在硬件设计上运行软件，提前完成系统级验证。随后，团队还可对IC设计进行针对性修正，以优化软件与系统性能。将设计运行于硬件之上，也为软件团队抢先开展应用软件开发创造了条件。硬件加速与基于FPGA的原型验证相辅相成，在帮助企业以更高效率打造可靠产品方面发挥着重要作用。在AI快速发展的当下，这一点尤为关键。
让我们深入探讨当今前沿AI设计所采用的几种硬件辅助验证方法论。我们的经验积淀源自数十年来在硬件辅助验证技术领域的深耕。西门子近期发布的Veloce CS硬件加速系统代表了当前硬件辅助验证技术的前沿水准——该系统由Veloce Strato CS硬件加速仿真平台、Veloce Primo CS企业级原型验证平台，以及Veloce proFPGA CS基于FPGA的原型验证平台三大组件构成（见图1）。
图1：Veloce CS硬件加速系统代表了硬件辅助验证技术的前沿水准。
对更高性能、更强功能AI的无尽渴求
当今芯片设计规模的扩张，正是由AI所驱动——涵盖生成式AI模型的训练与运行、智能汽车的赋能，以及通用智能研究等领域。先进IC制程工艺与日益普及的3D IC技术，持续满足着AI对算力的渴求，并进一步助推其发展壮大。
这些大规模芯片设计的主体，仍由NVIDIA、AMD、英特尔、高通等企业主导——它们专注于CPU与GPU的设计研发，服务于云服务提供商、数据中心、超大规模云计算运营商及汽车制造商等系统级客户。
对于芯片厂商而言，产品即芯片本身——只要芯片符合其数据手册规格，即为合格。而对于系统级客户而言，产品则是完整的系统：芯片装配于电路板上，运行从驱动程序、操作系统直至应用层的完整软件栈。他们需要测试的，是经过集成的完整系统，而非仅仅是RTL的各个模块。
以云服务提供商为例：其团队需要为生成式AI模型训练开发一款专用加速器。
该设计包含一款加速器ASIC——由大规模专用向量处理器阵列与存储器单元、CPU及DSP核心，以及高带宽I/O接口构成。这颗采用3nm工艺的大尺寸裸片，等效门数约达200亿。
该芯片搭载于服务器主板上，配备高速存储器、光学收发器及系统管理CPU，由Linux内核驱动控制，并配置了AI开发框架与专有生成式AI工具。开发计划要求向量处理器的RTL设计、整颗芯片的IP集成，以及软件开发与测试，须同步启动、并行推进。
这一示例揭示了RTL代码与软件开发及测试环境的若干具体需求。这些需求的满足程度，直接决定了项目能否按计划推进，以及产品能否最终取得成功。
时间就是金钱
严格遵守设计进度至关重要。对于IC设计公司而言，率先将前沿AI芯片设计推向市场，是其取得成功的关键所在；而对于系统级公司而言，持续引入新的AI功能，同样是其保持竞争优势的核心要素。
拥有配备兼容FPGA原型验证与硬件加速平台的先进硬件辅助验证系统，能够帮助设计团队最大限度地提升工作效率。通过统一接口在FPGA原型验证与硬件加速平台之间灵活切换设计，并保持行为一致性，使团队得以优化其验证与确认方法论（见图2）。
图2：硬件加速与原型验证不仅须产出一致的结果，还须打通接口，以实现设计生产效率的最优化——这点至关重要。
硬件辅助验证须兼具全设计容量与精细粒度
当今的AI设计规模可达数百亿门级。设计人员可将设计进行分割，并为每个部分配备独立的测试平台分别加以验证。事实上，大多数设计在IP设计阶段均采用这一方式作为起点。
在IP集成与芯片级RTL验证阶段，所需的设计分割与测试平台搭建将演变为一项庞大的工程，且无法保证其结果能够准确预测完整设计的行为表现。对整个IC设计进行全面的RTL代码调试，无法替代基于完整设计的单一模型所带来的验证效果。对于软件团队而言，同样如此——在完整芯片模型上运行完整代码栈，是不可替代的验证手段。正因如此，硬件加速与原型验证系统必须具备承载整个RTL设计的能力。
粒度同样至关重要。硬件团队可能从单个向量处理器的设计探索起步，该处理器仅包含数千万门级规模。随着团队逐步搭建向量处理器与存储器实例的互联网络、集成第三方IP，并开始对完整芯片的行为进行验证，对系统容量的需求也将随之逐级提升。完全扩展的硬件加速系统并非从一开始就不可或缺。对于软件团队所使用的企业级原型验证系统，同样如此。但随着设计的持续推进，最终将需要一套完整的硬件辅助验证系统。
硬件辅助验证性能至关重要
性能不容妥协，涵盖两大核心要素：执行速度与编译速度。对于硬件加速系统而言，执行速度决定了特定硬件测试所需的运行时长。这一时间延迟直接影响验证团队在探索验证空间时所能尝试的测试数量。在验证过程中，验证工作往往在时间耗尽时方告结束，因此执行速度从根本上决定了验证覆盖的深度。
两项因素共同影响整体设计质量与进度管控。编译速度在验证初期尤为关键，有助于加快迭代周转效率，其典型流程为：
对于企业级原型验证系统而言，执行速度至关重要，它直接决定了在完整RTL模型上运行完整软件负载是否具有可行性与实际操作性。
对于超大规模设计项目而言，资源共享能力同样不可或缺。硬件辅助验证系统应具备支持分布于全球各地多个团队协同工作的能力。从逻辑架构而言，此类系统应部署于企业数据中心——这里汇聚着速度最快、安全性最高的企业网络。系统应能便捷地支持多个并行设计项目，同时也应便于IT组织在企业数据中心完成安装与运维管理。
最后一项需求涉及这些跨地域设计团队的协作方式。在实际工作中，RTL设计团队与软件设计团队以交互方式并行推进各自工作。当软件团队的企业级原型验证系统发现缺陷时，软件开发人员可能会与硬件团队紧密协作，借助硬件加速系统共同追溯根本原因。至关重要的是，硬件加速系统与原型验证系统必须共享同一RTL模型，且该模型在两套系统上的行为表现须完全一致。两套系统之间若在用户界面、命令操作方式或数据表示形式上存在任何不一致，均会造成时间延误并带来潜在的错误风险。
AI时代正在重新定义芯片验证的边界。验证的重点已从单一芯片功能正确性，扩展到软硬件协同、系统级行为验证以及应用场景驱动的性能优化。在这种背景下，硬件辅助验证正从一种工程工具演进为支撑AI芯片研发的核心基础设施。未来，能够实现硬件加速、原型验证与软件开发深度融合的统一HAV体系，将成为企业提升研发效率、控制设计风险并加速产品上市的重要竞争优势。西门子EDA Veloce CS平台正是基于这一理念打造，帮助客户以更高效率完成从芯片到系统的验证闭环，应对AI时代不断提升的复杂性挑战。
文章来源：西门子EDA
