基于AMD Versal器件对PCIe Gen5的支持，越来越多的用户开始使用Versal器件，同时Versal新器件也在以惊人的速度迭代，AMD很快将推出支持PCIe Gen6*8以及支持CXL3.1的Versal Premium Series Gen2，本文中的例子基于已经量产的Versal AI Edge Series Gen 2来说明。
Versal AI Edge Series Gen 2系列最多支持8核A78AE+10核R52，支持Mali-G78AE GPU, PS PCIe Gen5x4, DDR5/LPDDR5X以及硬核ISP,VCU等等，使得其在当前热门的Physical AI闭环应用中有着显著的优势，一个典型的例子是从sensor数据的采集到推理到最终的处理控制反馈（Preprocessing，AI Inference，Postprocessing）。未来已来，快一起来开始Versal Gen2的设计吧。
本文以AI Edge Series Gen 2为例，介绍基于PDM工具来辅助XC2VE3858器件的电源设计实例。
首先来看一下器件型号说明:
以XC2VE3858-2LSESSVA2112为例，在新建Vivado工程器件选择时，会看到有如下选项。
在上图中可以看到，两个型号仅有一字之差，那么具体是选择LHP还是LP呢？带着这个问题我们回到ds1021-versal-ai-edge-gen2中去寻找答案。
Table4中的第一列是速度等级，我们举例器件速度等级是-2LSE。
从上图红框中可以看到，LHP对应的是PS Overdrive模式，LP对应的是Standard模式，可以看出两种模式下VCC_LPD/VCC_FPD的显著区别，需要注意的是不论哪种模式下VCC_LPD/VCC_FPD电压必须保持一致。
Overdrive模式可以支持更高的APU/RPU/GPU时钟频率，而对于VCC_MMD，0.88V供电使得ISP和VUC可以运行更高的频率。
通过AMD PDM工具来进行器件的电源设计
Power Design Manager (PDM) 是一款专为Versal、UltraScale+等器件设计的集成化电源架构设计与优化工具，通过PDM可以降低电源设计中的复杂性，显著提升设计效率和可靠性。
对于一个全新的硬件设计，可以从新建PDM工程来开始电源设计和评估。
工具会提供SoC Mode/Minimum Rails两种选择，简单对比如下表格，可以结合实际需求进行选择。
下面我看一下两种方式的直观对比。
Minimum Rails则是对电源轨进行简化合并：
对于整体功耗的评估，可以通过PDM中的Estimation来实现，在Estimation中，一共有11个细分项：
根据实际情况填写各项评估内容，这部分和Xilinx Power Estimator评估的方法基本一致。
如果前期已经基于Vivado开展了设计评估，也可以将Vivado工程的中的xpe文件导入PDM，复用前期的评估成果。
下面以Versal AI Edge Series Gen 2 VEK385 HeadStart Board中的官方例程PCIe Advanced Subsystem Design for VEK385 Board为例，介绍将Vivado工程的xpe文件导入PDM的过程。
首先在获取到PCIe Advanced Subsystem Design源文件之后，通过tcl恢复出Vivado工程并完成Implementation，之后打开Implemented Design，选择Report Power并导出xpe文件。 现在我们已经获得了参考工程的xpe文件，在新建PDM的工程的时候就可以勾选并导入xpe。 在完成工程创建后就得到了PCIe参考工程的整体资源评估列表，像PS、NoC/DDRMC5、Clock、Logic、BlockRam、IO、GTYP等的使用情况以及功耗都已详细列出。 如果您的项目中有用到DSP、UltraRAM、AIE等，可以操作左边的导航栏继续添加以完成评估。 上面是对PDM工具流程的简要说明，下面我们再对一些重点内容进行详细描述。 电源轨参数与去耦电容设计规范 PDM明确了输出各电源域的DC工作电压与AC纹波（Ripple）约束，为电源芯片选型、环路补偿与PCB设计提供依据。 去耦电容推荐配置： PDM给出各电源轨推荐去耦电容组合，以 VCCINT为例： 1×330 µF、1×100 µF、1×47 µF、1×10 µF、1×1 µF。 重要说明：PDM与datasheet给出的电容方案均为推荐值，非最终工程定值。 PDM中针对各电源轨所推荐的去耦电容容值和数量，实际上只是建议值，并非最终的工程定值。我们强烈建议大家在设定好Step Load参数后，结合Versal Gen2器件的PI模型进行仿真分析，这样才能根据实际应用场景获得最优的电容搭配。通过这种方式不仅可以确保电源完整性，还能有效提升系统的稳定性和可靠性。 Step Load（阶跃负载）：指器件在极短时间内，负载电流发生大幅跳变的工作状态，是衡量电源动态响应能力的核心指标。 电压变化率可以决定负载上出现的电压过冲（Overshoot）和欠冲（Undershoot）的程度，这主要是由于控制电路在试图达到目标电压时出现竞争条件造成的。在任何电源设计中，补偿这种过冲和欠冲是非常重要的，以避免超出目标器件的AC/DC规格。 在瞬态变化期间，负载的电流需求急剧上升，电压调节模块（VRM）的控制回路需要响应由电流增加引起的电压变化，这会导致电压下降，随后出现过冲，直到VRM有足够的时间稳定输出电压。 阶跃负载的幅度与变化速率直接决定电源系统的目标阻抗，目标阻抗是抑制电压波动、保障电源完整性（PI）的关键参数。 基于PI仿真的最优电容配置方法： 实际PCB板厚、叠层结构会引入不同寄生电感，直接影响电源完整性，最优配置需按以下流程确定： · 以PDM推荐配置为起点。 · 提取实际PCB叠层、板厚、过孔等寄生参数。 · 基于AMD官方电源完整性（PI）模型。 · 以Step Load为边界条件进行仿真迭代。 · 确定最终容值、数量与布局方案。 注意：去耦电容并非“越多越好”，过量或容值搭配不当会引发谐振、增大寄生参数，降低电源稳定性。 上下电时序 因为Versal器件的供电要求复杂性的增加，电源上下电时序很容易被忽略，但主要强调的是上下电时序在Versal的硬件优化和可靠的设计至关重要。 PDM的Power Deliver Design中会给出个电源域的上下电时序要求，既有数字序号也有直观的上下电时序图。 不论是Versal器件还是前几代AMD FPGA器件，上下电时序都是电源设计中的重要部分，建议在硬件设计初期就将上下电时序控制的方法考虑进来，这也更有利于做好整体的解决方案。 按要求去做上下电时序设计的好处是可以减少涌入电流，确保正确可靠的操作，并维护整体系统的稳定性。具体要做的就是在规定的上电和掉电斜率时间内，各电源轨之间保持一定延迟。 不正确的上下电时序可能导致低效率、未知的I/O状态，以及潜在的不正确操作。 POR_B POR_B是上电控制的起点，在上电序列期间必须保持低电平，并且在所有电源域的电源达到最终电压后，至少还要继续保持10 μs。也就是说如果不采用额外的电源管理，在释放POR_B时，所有域的电压必须达到其最终电压。同时在POR_B低电平释放之前，REF_CLK必须在规格范围内运行。 上电时序 电源启动序列的时序如下图所示： 上升时间是指VRM必须在0.2毫秒至40毫秒内将电压提高到最终值的95%的时间。 各电源轨之间没有强制的时间延迟要求（TDELAY），但建议避免长时间延迟（不要超过几毫秒的延时），如果每个电源轨上电之间有很长的延迟，可能会导致某些电源轨上出现漏电流。 只要前一个电源轨（VRM1）达到目标电压，序列中的下一个电源轨（VRM2）就可以开始升压。 在电压开始上升后，电压不能跌落，也就是说需要避免在电压达到最终值之前出现任何异常状态，对于如下图所示的非单调上升可能会在电源轨上产生意外结果，并且电源轨可能无法达到正确的工作状态。 下电时序 下电时序跟上电时序一样重要，非正常的掉电顺序可能导致存储数据被意外修改、I/O通信中断以及器件异常。 一般情况下Versal器件的下电时序与上电时序相反，如果有特殊情况PDM中会有说明。在按顺序对每个电源轨进行下电时，前一个电源轨必须先下降到其目标值的5%，然后下一个电源轨才能开始降压。下电过程也必须单调进行，不允许出现停滞，每个电源轨的下电时间应在0.2毫秒至40毫秒之间。 但是如果在您的设计中板子掉电时系统没有进行存储写入操作或I/O通信，同时关闭所有电源轨也是可以接受的。 相对顺序 需要注意多个电源轨的相对升压可能会造成非预期的上电顺序，比如两个不同的目标电压需要同时稳定时，如果采用下图左边Simultaneous Ramp方式时，Voltage A要晚于Voltage B，这类情况应当采用Ratiometric Ramp方式。 对于Ratiometric Ramp方式，当两个电源轨属于同一个上电子序列中时应尽可能同步。如上面右图所示，两个不同电压值的I/O电源轨，应尽可能在相同时间达到其目标电压。同样的如果两个I/O电源轨都在0.2毫秒到40毫秒的时间窗内达到目标电压，那么序列中的下一个电源轨要在I/O电源轨都达到目标电压之后才开始抬升。 下面再介绍几种常用的上下电时序控制方法： 方法1：Enable,Power Good,and Daisy Chaining 通过上一级电源模块的Power Good与下一级Enable级联的菊花链连接，是一种最基本和最经济的电源排序方法，但这种方式的局限性是支持不了电源下电时序，如前所述不按正确的顺序下电可能会导致意外问题。 菊花链的拓扑如下图所示： EN引脚是控制VRM电路的输入，当拉高/拉低有效时VRM输出工作。 PG引脚是VRM控制电路的输出信号，表示调节器正在以正确的电压范围进行调节，并以其预期方式工作。通过将PG引脚连接到序列中下一个VRM的EN引脚，达到了上电时序的控制效果。 方法二：Analog and Digital Power SequencersAnalog Power Sequencing 模拟电路序列控制器可用于控制电压调节模块（VRM）的上电和断电，这种方法通常包括比较器、状态机和控制电路，用于通过电阻和电容组合设置的上下电序列，并支持多个器件的级联。 例如两个四通控制器级联可以形成八通道模拟电路序列控制器，在选择模拟电路序列控制器之前需要考虑的一些参数包括比较器和延迟的精度，以及通道数和故障引脚数量。 下图展示了一个德州仪器LM388X模拟电路序列控制器的例子。 数字电源序列控制器的不同之处是预先编程的设置或者通过如I2C或SPI来控制。 方法三：Sequencing Using Multiplexed I/Os Versal器件的独特架构意味着PMC域与其他域是分开的，使得PMC也可以被用来实现上下电时序控制。 PMC域负责器件的启动、启动后的电源管理和配置。PMC域的可用外设包括Ethernet、SPI、I2C、PMBus、CAN/CAN-FD、UART、USB和GPIO，一般建议使用I2C、PMBus和GPIO进行上下电时序控制或电源管理，如果想更深入了解请参见《Versal Adaptive SoC System Software Developers Guide (UG1304)》中的Controlling the Versal Power Domain Using GPIO内容。 方法4：FPGA FPGA因为其高度可配置性通常作为大型电路板或应用的系统的电源控制器。 在这里首推面向成本优化的Artix 7和Spartan 7系列器件。用户可以轻松地用Verilog或VHDL编程实现电源上下电时序控制，能做到低延时控制以及实时的PG检查等。 总的来说，对于AMD Versal器件，已有多家主流电源厂商的Power Delivery Solutions方案供参考，如MPS、Infineon、Renesas等等，如想进一步了解方案详情，请与支持您的AVNET本地FAE联系。 文章来源：安富利
