作者：Alistair Winning，文章来源：贸泽
多年来，片上系统（SoC）设计一直是实现更高集成度的途径。这一发展路径在一定程度上受到行业对更小、更快且能保持出色能效的器件需求的驱动。虽然在单个芯片上集成更多功能有助于满足这些需求并简化系统设计，但随着系统日益复杂、工艺节点日益专业化，这种方法正显露出其局限性。
芯粒（Chiplet）提供了一条不同的发展路径，将单片设计分解为模块化构建块，这些构建块可在单个封装内组合。今天的集成器件已从分立集成电路（IC）、较简单的专用集成电路（ASIC）或专用标准产品（ASSP），演变为日益复杂的SoC。ASIC、ASSP和SoC都有一个共同点：它们都是使用单一半导体工艺在单片晶圆上制造的。
这种做法带来了明显的优势，例如缩小尺寸、缩短上市时间，但也带来了新的弊端，这些弊端随着技术的进步变得愈发明显。将不同的知识产权（IP）块拼接成单一整体的过程十分复杂，而且随着更大、更复杂的功能集成到SoC中，这种复杂性还会进一步增加。该方法并不能保证所需的IP块一定可用并且针对指定的制造工艺节点进行了优化，这可能会延迟优化进程，或者迫使开发人员做出妥协，选择其他IP块以确保项目按计划推进。由于IC是在单一工艺节点上采用特定制造工艺生产的，如果开发人员要集成一个需要不同工艺的IP块（例如电源电路），则整个芯片就必须在更粗的工艺节点上制造。这会阻碍数字部分的性能，并且效率会大幅降低。
随着功能的增加，IC的良率会下降，因为单个缺陷就可能导致晶圆上更大面积的区域无法使用，从而增加成本。与此同时，新兴技术——如包括碳化硅（SiC）和氮化镓（GaN）在内的宽禁带半导体——难以轻松集成到传统的单片SoC设计中，这限制了充分利用其效率和性能优势的能力。
芯粒突破了局限性
上述缺点虽然延缓了SoC的设计进程并推高了成本，但并未阻碍其得到广泛采用，因为SoC带来的优势最终还是大于其弊端。正是这些局限性促使芯粒作为系统集成的另一种方案应运而生。
芯粒将不同的芯片集成到一个封装中。它们允许在不同工艺节点上制造的IP块集成在单一封装内。将功能拆分为更小、更简单的芯片，既能提高良率，又能为设计人员提供更大的组装灵活性。这种方法还能将难以集成到先进工艺节点中的技术也集成进来，包括宽禁带功率器件和光子学技术。
除了通过更高良率降低成本外，芯粒还降低了进入新业务的门槛。在某些情况下，它们还可以通过可重用的IP降低前期设计成本。企业可以选择所需的IP块，并通过封装级互连（如中介层）连接各芯粒（图1）。此外，使用已通过特定行业或功能认证的成熟芯片，能大大简化认证流程［例如满足ISO 26262要求，包括汽车安全完整性等级（ASIL）］。
图1：芯粒不再将IP块拼接成单片设计，而是将各个IP块单独提取并使它们协同工作。（图源：imec；经许可使用）
采用芯粒还有助于降低集成先进制造技术时的设计风险。此类设计成本高昂，良率通常较低，且在构建完整SoC时非常耗时。芯粒使设计人员能够仅在必要且最有益的地方使用新的制造技术。设计中的其他芯粒依然采用可靠、成熟且成本较低的工艺节点，从而在性能、尺寸、效率和成本之间实现平衡。
例如，一种芯粒设计可能包含基于先进高性能工艺制造的人工智能（AI）加速器、用于高效供电的GaN配电芯粒、采用较旧工艺节点以提供成熟解决方案并保持成本在可接受范围内的标准通信芯粒，以及用于节省空间并提升性能的高密度3D存储芯粒。这种设计将形成一个集成于单一封装中的完整系统，而这是单片集成无法实现的（图2）。
图2：芯粒与单片晶圆方案的性能与成本对比。（图源：Keysight）
基于芯粒的设计还使得在有新的芯粒可用时，更容易创建产品变体和进行性能升级。如果团队正在开发自己的IP，他们可以将功能拆分到不同的芯粒上，从而实现并行开发并缩短整体设计时间。
虽然理论上听起来很美好，但付诸实践往往要困难得多。芯粒在应用初期曾面临很大的障碍，包括芯粒之间的通信问题。为了使基于芯粒的解决方案具备竞争力，其通信性能（尤其是速度和延迟）必须与SoC中IP块之间的集成通信性能相当。
在芯粒应用进程的初期，这一要求尤为关键。最初，这一理念是由英特尔和AMD等大型跨国公司为谷歌和Meta等在AI领域投入巨资的客户所开发的。这些企业拥有工程技术、时间、资金以及IP库资源，能够开发自己的基于芯粒的实现方法。然而，要覆盖更广泛的市场并充分发挥芯粒的全部潜力，就需要进行标准化，特别是针对高速、低延迟互连技术——这种技术能够实现基于不同工艺制造的芯粒之间的顺畅通信。
为此，一批半导体制造商和主要客户组建了一个联盟，致力于制定高速、低延迟芯粒通信的开放标准。此次合作的成果是2022年推出的UCIe标准。该标准定义了物理层和芯粒间适配器，以及使芯粒能够访问常用协议（如CXL和PCIe）的协议层。该联盟现已发展到拥有140多家成员公司，并且该标准仍在不断演进[1]。
2.5D与3D芯粒
虽然UCIe等标准解决了芯粒之间的通信问题，但将这些芯粒在物理上集成在一起，还需要额外的设计考量。
目前基于芯粒的SoC设计主要有两种类型：2.5D和3D。2.5D设计通常将芯粒水平并排放置在硅中介层上，从而提供通信所需的高密度布线互连。3D设计则将芯粒堆叠在一起。
每种方法都有其自身的权衡。在2.5D实现中，芯粒分布在硅中介层上，这使得热行为更可预测。与3D相比，该架构更易于设计、测试和制造，而且供应链更加成熟。它在支持不同工艺节点方面具有更大的灵活性，因此非常适合高性能计算、大型网络SoC和AI加速器。然而，依赖中介层会增加成本和布线复杂性。
在3D实现中，芯粒垂直堆叠，并通过硅通孔（TSV）或混合键合技术进行连接（图3）。
图3：3D技术将芯粒垂直堆叠，可缩短互连长度并提升性能。（图源：UCIe联盟规范，经许可使用）
由于堆叠缩短了互连距离，因此能够实现更高的性能、更低的延迟和更好的能效。然而，堆叠在散热方面带来了挑战，因为热量在垂直排列的芯粒之间更难散发。尽管存在这些挑战，3D芯粒依然在紧凑型高性能应用中获得广泛采用，例如边缘设备、低功耗计算模块，以及移动设备和增强现实与虚拟现实（AR/VR）系统。
结语
随着单片SoC设计面临更多限制，芯粒提供了一条切实可行的发展路径。它们能够将针对不同工艺优化且良率更高的芯粒组合在一起，同时支持模块化开发，因此非常适合满足更复杂的系统需求。随着这些需求持续增长，芯粒有望成为新一代半导体系统的基石。
参考文献
[1]https://www.uciexpress.org/specifications
