干货！Verilog HDL初设计注意事项 demi / 周二, 10 十二月 2019 - 11:30 “要养成良好的Verilog代码风格，要先有硬件电路框图之后再写代码的习惯，设计出良好的时序，这样才能在FPGA开发或者ASIC设计中起到事半功倍的效果，否则会事倍功半。” 阅读更多 关于 干货！Verilog HDL初设计注意事项登录 发表评论
Verilog HDL中阻塞与非阻塞赋值 由 demi 提交于 周四, 21 十一月 2019 - 14:41 阅读更多 关于 Verilog HDL中阻塞与非阻塞赋值 阻塞赋值：前面语句执行完，才可执行下一条语句；即：前面语句的执行（b=a）阻塞了后面语句的执行（c=b）。即：always块内，2条语句顺序执行。
VerilogHDL可综合设计的注意事项 demi / 周二, 29 十月 2019 - 17:45 组合逻辑可以得到两种常用的RTL 级描述方式。第一种是always 模块的触发事件为电平敏感信号列表；第二种就是用assign 关键字描述的数据流赋值语句。 阅读更多 关于 VerilogHDL可综合设计的注意事项登录 发表评论
FPGA设计规范之Verilog编码规范 demi / 周三, 16 十月 2019 - 15:29 命名规则：① 首先每个文件只包含一个module，而且module名要小写，并且与文件名保持一致；② 除parameter外，信号名全部小写，名字中的两个词之间用下划线连接，如receive_clk_b；③ 由parameter定义的常量要求全部字母大写...... 阅读更多 关于 FPGA设计规范之Verilog编码规范登录 发表评论
Verilog HDL入门思路梳理 judy / 周一, 5 十一月 2018 - 17:24 <strong>一. 概述</strong> Verilog HDL不同于我们学过的C，Python等软件设计语言；Verilog是一门硬件描述语言。这里有两个关键词：硬件，描述。 硬件：表示我们时刻要从数字电路系统的角度去认识和学习Verilog HDL 描述：而不是设计。因此表示在用动手进行Verilog编写之前，电路的架构至少已经在你脑子里构建好了，而Verilog只是把它描述出来而已。 从上面两点可以看出，Verilog的学习与编写，不能想软件那样自由，要以数字电路系统为根本。 反过来讲，学习Verilog，可以从下面三个问题入手： 1.设计对象有哪些需要描述？ 2.如何描述它们？ 3.如何优化设计？ <strong>二. Verilog之于数字电路设计</strong> 1. 设计对象有哪些需要描述？ 答：数字电路系统里面基本的元素如下： （1）组合逻辑 （2）寄存器 （3）信号线网络 （4）输入输出信号端口 阅读更多 关于 Verilog HDL入门思路梳理登录 发表评论
