​Verilog-HDL

干货！Verilog HDL初设计注意事项

demi 在 周二, 12/10/2019 - 11:30 提交

“要养成良好的Verilog代码风格，要先有硬件电路框图之后再写代码的习惯，设计出良好的时序，这样才能在FPGA开发或者ASIC设计中起到事半功倍的效果，否则会事倍功半。”

Verilog HDL中阻塞与非阻塞赋值

demi 在 周四, 11/21/2019 - 14:41 提交

阻塞赋值：前面语句执行完，才可执行下一条语句；即：前面语句的执行（b=a）阻塞了后面语句的执行（c=b）。即：always块内，2条语句顺序执行。

VerilogHDL可综合设计的注意事项

demi 在 周二, 10/29/2019 - 17:45 提交

组合逻辑可以得到两种常用的RTL 级描述方式。第一种是always 模块的触发事件为电平敏感信号列表；第二种就是用assign 关键字描述的数据流赋值语句。

FPGA设计规范之Verilog编码规范

demi 在 周三, 10/16/2019 - 15:29 提交

命名规则：① 首先每个文件只包含一个module，而且module名要小写，并且与文件名保持一致；② 除parameter外，信号名全部小写，名字中的两个词之间用下划线连接，如receive_clk_b；③ 由parameter定义的常量要求全部字母大写......

​Verilog HDL入门思路梳理

judy 在 周一, 11/05/2018 - 17:24 提交

一. 概述

Verilog HDL不同于我们学过的C，Python等软件设计语言；Verilog是一门硬件描述语言。这里有两个关键词：硬件，描述。

硬件：表示我们时刻要从数字电路系统的角度去认识和学习Verilog HDL