FPGA

RTL与HLS强强联合打造FPGA新开发之路

由 judy 提交于周二, 30 八月 2022 - 10:37

Vitis HLS是Vitis AI重要组成部分，所以我们将重点介绍Vitis HLS。

大家使用xilinx的多die FPGA时，或多或少的都遇到过时序收敛问题，那么对于多die的FPGA我们应该如何做好设计了。

由 judy 提交于周四, 25 八月 2022 - 11:01

最近看到很多人问FPGA如何入门，或者如何学习的问题，突然想起自己刚工作的时候，部门的培养还是做的很不错的

由 judy 提交于周三, 24 八月 2022 - 09:45

用FPGA来做硬件加速，也有十年的时间了，最近我在回顾这些年的项目经历时，突然有了一个想法

自适应计算，这一创新理念可以给行业带来什么？加入AMD之后，赛灵思（Xilinx）给出了更丰富的答案。

图像在采集和传输的过程中，通常会产生噪声，使图像质量降低，影响后续处理。因此须对图像进行一些图像滤波、图像增强等预处理

由 judy 提交于周四, 11 八月 2022 - 14:42

满足设计中的时序要求本身可能很困难，所以生成 100% 可重复的时序设计似乎是不可能的。

由 judy 提交于周一, 8 八月 2022 - 10:19

让我们以一个简单的例子，FIR 滤波器，来看看如何写出能适配不同型号 FPGA 的代码。

由 judy 提交于周一, 8 八月 2022 - 09:47

在FPGA的时序分析页面，我们经常会看到Max at Slow Process Corner和Min at Fast Process Corner，具体是什么含义呢？

由 judy 提交于周五, 5 八月 2022 - 08:28

本文基于可编程晶振SI570，就Xilinx FPGA收发器输入参考时钟的硬件设计及FPGA软件设计给出设计案例，供大家参考