UG901

本文详细介绍了使用Vivado®合成将RTL设计转化为门级网表，以便在Xilinx FPGA中使用SystemVerilog、Verilog和VHDL实现。描述了Vivado综合在项目和非项目模式中的使用，采用多种综合策略和设计约束。

从 Vivado 2019.1 版本开始，Vivado 综合引擎就已经可以支持增量流程了。这使用户能够在设计变化较小时减少总的综合运行时间。在我们开始讨论增量综合之前，我们先来讨论一下一些重要的概念，以便能够更好地理解该流程。

<font color="#FF8000">作者：小鱼，Xilinx学术合作</font>

<strong>一.概述</strong>

在文章《Verilog HDL入门思路梳理》我们说过应该如何去学习Verilog HDL描述。然而第一步，我们需要知道Verilog有哪些语法，它是否可以综合，可以用这个语法来描述什么逻辑功能电路呢？

其实Xilinx已经贴心地准备好了答案，还给你准备了一堆参考实例。

<strong>二. Verilog行为级描述</strong>
资料名称“Vivado Design Suite User Guide - Synthesis - UG901 (v2018.2) June 6, 2018”。（注：大家可以在Xilinx官网，或者安装DocNav(Xilinx Documentation Navigator) 并在这里面找到这份资料。）