Versal Al Core | FPGA 开发圈

YunSDR通信小课堂-Versal Al Core专题(第47讲)

judy 在周四, 05/15/2025 - 09:39 提交

在AI Engine阵列配置中有两种顶级方案：通电时的AI Engine阵列配置和AI Engine阵列部分重新配置。

judy 在周一, 05/12/2025 - 16:52 提交

AI引擎中的算术逻辑单元(ALU)管理以下操作。在所有情况下，发行率都是每个周期一条指令。

judy 在周三, 05/07/2025 - 15:12 提交

AI Engine是一款高度优化的处理器，具有单指令多数据（SIMD）和超长指令字（VLIW）处理器，支持定点和浮点精度。

judy 在周二, 05/06/2025 - 09:53 提交

AI Engine阵列界面有三种类型的AI Engine界面平铺。AI Engine阵列的每一列都有一对一的接口Tile对应

这篇博客是在上一篇博客 Vitis HLS 系列 1 的基础上撰写的，但使用的是 Vitis Unified IDE，而不是之前传统版本的 Vitis HLS。

AMD QDMA Subsystem for PCI Express（ PCIe® ）旨在利用多队列的概念实现高性能 DMA，以搭配 PCI Express® Integrated Block 一起使用

RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。

EthMAC是西安智多晶微电子有限公司在2024年基于IEEE802.3-2008 协议clause 3章节开发的通信IP。

在最新的DisplayPort 1.4 RX Subsystem IP GUI界面, 有使能Video EDID的选项, 如下：

AIE graph通过PLIO与PL(programable logic)连接, 以交换数据, PLIO既可以通过DMA S2MM或者MM2S连接到AI Engine的buffer

本文介绍了 Versal 的Advanced Flow，这是 Vivado 2024.2 版本提供的一套新的布局布线功能。