Zynq

Zynq中的AXI4功能

demi 在 周四, 01/02/2020 - 11:03 提交

AXI4-Lite接口是AXI4的子集，专用于和元器件内的控制寄存器进行通信。AXI-Lite允许构建简单的元件接口。这个接口规模较小，对设计和验证方面的要求更少。

zynq中AXI4的互联结构

demi 在 周二, 12/31/2019 - 12:02 提交

互联结构包括直通模式、只转换模式、N-1互联模式、N-M互联模式。

Zynq中FPGA上电时序

demi 在 周四, 12/26/2019 - 14:24 提交

因为ZYNQ 的PS 和PL 部分的电源有上电顺序的要求，在电路设计中，按照ZYQN 的电源要求设计，上电依次为1.0V -> 1.8V -> 1.5 V -> 3.3V -> VCCIO

Zynq 7000的PS为PL分配信号

demi 在 周四, 12/19/2019 - 11:10 提交

在PS内的时钟模块可以为PL提供4个时钟FCLKCLK[3:0]，这4个时钟的频率可以通过配置界面进行修改。由于这4个时钟的频率由PS引到PL中，所以可将FCLK连接到PL时钟缓冲区，作为PL内定制外设的时钟源。

【下载】Zynq UltraScale + MPSoC软件开发人员指南

demi 在 周一, 12/16/2019 - 15:42 提交

本文档提供了为Xilinx®Zynq®UltraScale +™MPSoC器件设计和开发系统软件和应用程序所需的以软件为中心的信息。

ZYNQ基础系列（三）VTC+VDMA+Vid_Out核 构建一个简单的显示通路的准备工作

demi 在 周四, 12/12/2019 - 15:46 提交

本文将先介绍三个VIVADO自带的视频输出通路相关的重要IP核，搭建一个比较简单的视频通路，为不久之后的摄像头到显示屏通路打下基础......

ZYNQ基础系列（二） IO口模拟HDMI

demi 在 周四, 11/28/2019 - 15:16 提交

HDMI主要用于给高清显示设备传输视频和音频数据，除了使用专门的HDMI芯片外，当然还可以用ZYNQ的PL部分产生相应的时序，本文就是用FPGA的IO口与HDMI显示设备直接进行通信。

ZYNQ基础系列（一） AXI总线通信

demi 在 周一, 11/25/2019 - 16:15 提交

在ZYNQ开发过程中，PS与PL之间的通信是不可避免的，除了MIO与EMIO通信外，还有一种更高速的接口与ARM核通信。本章将创建并测试一个基于高速AXI总线的IP核，以及调用并测试vivado自带的IP核。

ZYNQ学习之PL和PS接口

demi 在 周四, 11/14/2019 - 15:48 提交

PL和PS的接口类型总共有两种——功能接口：AXI、EMIO、中断、DMA流控制、时钟调试接口；配置接口：PCAP、SEU、配置状态信号和Program/Done/Init信号。

【驱动初发】如何在zynq上做个按键驱动

demi 在 周一, 11/04/2019 - 11:03 提交

随着深度学习和5G的应用，对FPGA的功能要求越来越多。因此近几年FPGA大厂纷纷将自己的器件集成了更多的内核，比如赛灵思的zynq系列就集成了arm，GPU，PCIE，射频处理模块等等，用于满足各种各样的需求。