时序电路

首先对于纯组合逻辑电路来说，其逻辑功能块的输出仅仅与当前的输入值有关系，其电路延时分析也非常的简单，只考虑输入到输出的信号延时Tdelay，但是影响Tdelay时间的因素比较多，比如不同的器件输入到输出的延时时间不同，不同的工艺条件以及在不同的环境下，Tdelay的时间也不同

作者： 小鱼，Xilinx学术合作

一. 概述
时序逻辑示意图，如下图所示。数据从一个寄存器出来，经过组合逻辑到达下一个寄存器。